JPH0635805A - Ｐ−ｒｏｍ内蔵マイクロコンピュータ - Google Patents
Ｐ−ｒｏｍ内蔵マイクロコンピュータInfo
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- JPH0635805A JPH0635805A JP4185207A JP18520792A JPH0635805A JP H0635805 A JPH0635805 A JP H0635805A JP 4185207 A JP4185207 A JP 4185207A JP 18520792 A JP18520792 A JP 18520792A JP H0635805 A JPH0635805 A JP H0635805A
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- 238000004458 analytical method Methods 0.000 abstract description 2
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
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- 230000002093 peripheral effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000007405 data analysis Methods 0.000 description 1
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- Storage Device Security (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 Ｐ−ＲＯＭのベリファイ禁止プロテクトモー
ドを有するＰ−ＲＯＭ内蔵マイクロコンピュータに於
て，第３者に対する機密保全を維持しつつ，故障発生時
のＰ−ＲＯＭデータの解析を容易にする。 【構成】 複数のＰ−ＲＯＭセルにより構成されるプロ
テクト情報メモリセル２と，前記プロテクト情報メモリ
セル２のデータを入力しデコードを行うプロテクトデコ
ーダ２０と，前記プロテクトデコーダ２０の出力信号に
よりＰ−ＲＯＭのベリファイモード時に，Ｐ−ＲＯＭの
アドレス情報を修飾するアドレス修飾回路４を有し，前
記プロテクトデータデコーダ２０は，２つの異なるデー
タ組合せを排除し，前記データ組合せ以外のデータ入力
時にのみアクティブとなる論理回路より構成される。
ドを有するＰ−ＲＯＭ内蔵マイクロコンピュータに於
て，第３者に対する機密保全を維持しつつ，故障発生時
のＰ−ＲＯＭデータの解析を容易にする。 【構成】 複数のＰ−ＲＯＭセルにより構成されるプロ
テクト情報メモリセル２と，前記プロテクト情報メモリ
セル２のデータを入力しデコードを行うプロテクトデコ
ーダ２０と，前記プロテクトデコーダ２０の出力信号に
よりＰ−ＲＯＭのベリファイモード時に，Ｐ−ＲＯＭの
アドレス情報を修飾するアドレス修飾回路４を有し，前
記プロテクトデータデコーダ２０は，２つの異なるデー
タ組合せを排除し，前記データ組合せ以外のデータ入力
時にのみアクティブとなる論理回路より構成される。
Description
【０００１】
【産業上の利用分野】本発明は，Ｐ−ＲＯＭ（プログマ
ブルＲＯＭ）内蔵マイクロコンピュータに関し，特にＰ
−ＲＯＭデータの機密保護の為のベリファイ禁止プロテ
クトモードを有するマイクロコンピュータに関する。
ブルＲＯＭ）内蔵マイクロコンピュータに関し，特にＰ
−ＲＯＭデータの機密保護の為のベリファイ禁止プロテ
クトモードを有するマイクロコンピュータに関する。
【０００２】
【従来の技術】通常，Ｐ−ＲＯＭを内蔵したマイクロコ
ンピュータはＰ−ＲＯＭライタによりプログラムデータ
の書き込み及びベリファイを可能とするため，Ｐ−ＲＯ
Ｍに格納する，あるいは格納したプログラムデータの入
出力を行うプログラムデータ入出力ポート，並びにＰ−
ＲＯＭのプログラムモードを設定する為のＰ−ＲＯＭモ
ード設定ポートを備えている。
ンピュータはＰ−ＲＯＭライタによりプログラムデータ
の書き込み及びベリファイを可能とするため，Ｐ−ＲＯ
Ｍに格納する，あるいは格納したプログラムデータの入
出力を行うプログラムデータ入出力ポート，並びにＰ−
ＲＯＭのプログラムモードを設定する為のＰ−ＲＯＭモ
ード設定ポートを備えている。
【０００３】図６は，上述のような機能を備えた従来の
Ｐ−ＲＯＭ内蔵マイクロコンピュータに搭載されたＰ−
ＲＯＭとその周辺回路の基本的な構成を模式的に示すブ
ロック図である。図６において，Ｐ−ＲＯＭ１は読み出
し回路１７，書き込み回路１８及びアドレスデコーダ３
を備え，アドレスデコーダ３によりアドレッシングされ
たプログラムデータは，読み出し回路１７からバス切り
換えスイッチ１０を介して命令デコーダ６並びにゲート
回路４０を介しプログラムデータ入出力ポート９に接続
されており，Ｐ−ＲＯＭのアドレス情報を発生するプロ
グラムカウンタ５の出力は，アドレスデコーダ３に入力
されている。またＰ−ＲＯＭモード設定ポート８は，Ｐ
−ＲＯＭモードデコーダ７に接続され，Ｐ−ＲＯＭモー
ドデコーダ７は書き込み信号ＰＧＭ或はプログラムベリ
ファイ信号ＶＥＲ等のＰ−ＲＯＭ制御信号を発生させ
る。
Ｐ−ＲＯＭ内蔵マイクロコンピュータに搭載されたＰ−
ＲＯＭとその周辺回路の基本的な構成を模式的に示すブ
ロック図である。図６において，Ｐ−ＲＯＭ１は読み出
し回路１７，書き込み回路１８及びアドレスデコーダ３
を備え，アドレスデコーダ３によりアドレッシングされ
たプログラムデータは，読み出し回路１７からバス切り
換えスイッチ１０を介して命令デコーダ６並びにゲート
回路４０を介しプログラムデータ入出力ポート９に接続
されており，Ｐ−ＲＯＭのアドレス情報を発生するプロ
グラムカウンタ５の出力は，アドレスデコーダ３に入力
されている。またＰ−ＲＯＭモード設定ポート８は，Ｐ
−ＲＯＭモードデコーダ７に接続され，Ｐ−ＲＯＭモー
ドデコーダ７は書き込み信号ＰＧＭ或はプログラムベリ
ファイ信号ＶＥＲ等のＰ−ＲＯＭ制御信号を発生させ
る。
【０００４】このようなマイクロコンピュータに内蔵さ
れたＰ−ＲＯＭ１では，Ｐ−ＲＯＭモード設定ポート８
にデータを入力することにより，ゲート回路４０が切り
替わり，プログラムデータ入出力ポート９を介したＰ−
ＲＯＭへのデータ入力または出力を行うことができるよ
うに構成されている。
れたＰ−ＲＯＭ１では，Ｐ−ＲＯＭモード設定ポート８
にデータを入力することにより，ゲート回路４０が切り
替わり，プログラムデータ入出力ポート９を介したＰ−
ＲＯＭへのデータ入力または出力を行うことができるよ
うに構成されている。
【０００５】上述のように，この種のマイクロコンピュ
ータでは，そのモードを切り換えることによってＰ−Ｒ
ＯＭに格納されるデータの入出力を容易に行うことがで
きる。しかしながら，このように取り扱い上の便宜を図
った為にＰ−ＲＯＭライタを使用して動作モードをベリ
ファイモードに設定することによって，第３者がＰ−Ｒ
ＯＭに格納したプログラムデータを容易に読みだすこと
ができる。この為Ｐ−ＲＯＭに格納されたデータに対す
る機密保護が不完全であるという問題があった。この問
題を回避すべくマイクロコンピュータ自体にプロテクト
回路を内蔵する方法がある。図７にその代表的な一例を
示す。
ータでは，そのモードを切り換えることによってＰ−Ｒ
ＯＭに格納されるデータの入出力を容易に行うことがで
きる。しかしながら，このように取り扱い上の便宜を図
った為にＰ−ＲＯＭライタを使用して動作モードをベリ
ファイモードに設定することによって，第３者がＰ−Ｒ
ＯＭに格納したプログラムデータを容易に読みだすこと
ができる。この為Ｐ−ＲＯＭに格納されたデータに対す
る機密保護が不完全であるという問題があった。この問
題を回避すべくマイクロコンピュータ自体にプロテクト
回路を内蔵する方法がある。図７にその代表的な一例を
示す。
【０００６】図７に於いてＰ−ＲＯＭ１の特定アドレス
にプロテクト情報メモリセル２を設け，プログラムデー
タのプログラム，ベリファイ確認完了後にプロテクト情
報メモリセル２にデータを書き込む。このデータをベリ
ファイ開始時に呼出しプロテクトデコーダ２０にて解析
をし，その結果により前述のゲート回路４０を制御し，
プログラムデータの入出力ポート９を介した読み出しを
禁止している。
にプロテクト情報メモリセル２を設け，プログラムデー
タのプログラム，ベリファイ確認完了後にプロテクト情
報メモリセル２にデータを書き込む。このデータをベリ
ファイ開始時に呼出しプロテクトデコーダ２０にて解析
をし，その結果により前述のゲート回路４０を制御し，
プログラムデータの入出力ポート９を介した読み出しを
禁止している。
【０００７】
【発明が解決しようとする課題】上述のように，従来の
この種のマイクロコンピュータでは，プロテクト回路を
設ける事によりＰ−ＲＯＭに格納されるプログラムデー
タの読み出しを禁止する機能を有している。しかしなが
ら，この様なプロテクト回路の場合，一度プロテクト情
報メモリセルにデータを書き込んでしまうと，以降のプ
ログラムデータの確認が不可能となる為，マイクロコン
ピュータの故障発生時にマイクロコンピュータ上のＰ−
ＲＯＭデータ解析が困難になるという欠点があった。
この種のマイクロコンピュータでは，プロテクト回路を
設ける事によりＰ−ＲＯＭに格納されるプログラムデー
タの読み出しを禁止する機能を有している。しかしなが
ら，この様なプロテクト回路の場合，一度プロテクト情
報メモリセルにデータを書き込んでしまうと，以降のプ
ログラムデータの確認が不可能となる為，マイクロコン
ピュータの故障発生時にマイクロコンピュータ上のＰ−
ＲＯＭデータ解析が困難になるという欠点があった。
【０００８】そこで，本発明の技術的課題は，上記従来
技術の欠点を解決し，マイクロコンピュータ内蔵Ｐ−Ｒ
ＯＭデータの第３者に対する機密保護機能を維持しつ
つ，故障発生時のＰ−ＲＯＭデータの解析を容易にする
手段を設けた新規なＰ−ＲＯＭ内蔵マイクロコンピュー
タを提供することにある。
技術の欠点を解決し，マイクロコンピュータ内蔵Ｐ−Ｒ
ＯＭデータの第３者に対する機密保護機能を維持しつ
つ，故障発生時のＰ−ＲＯＭデータの解析を容易にする
手段を設けた新規なＰ−ＲＯＭ内蔵マイクロコンピュー
タを提供することにある。
【０００９】
【課題を解決するための手段】本発明のＰ−ＲＯＭ内蔵
マイクロコンピュータは，複数のＰ−ＲＯＭセルにより
構成されるプロテクト情報メモリセルと，前記プロテク
ト情報メモリセルのデータを入力しデコードを行うプロ
テクトデータデコーダと，前記プロテクトデータデコー
ダの出力信号によりＰ−ＲＯＭのベリファイモード時に
のみ，前記Ｐ−ＲＯＭのアドレス情報を修飾するアドレ
ス修飾回路を有することを特徴としている。
マイクロコンピュータは，複数のＰ−ＲＯＭセルにより
構成されるプロテクト情報メモリセルと，前記プロテク
ト情報メモリセルのデータを入力しデコードを行うプロ
テクトデータデコーダと，前記プロテクトデータデコー
ダの出力信号によりＰ−ＲＯＭのベリファイモード時に
のみ，前記Ｐ−ＲＯＭのアドレス情報を修飾するアドレ
ス修飾回路を有することを特徴としている。
【００１０】更に，本発明のＰ−ＲＯＭ内蔵マイクロコ
ンピュータにおいては，前記プロテクトデータデコーダ
は２つの異なるデータ組合せを排除し，前記データ組合
せ以外のデータ入力時にのみアクティブ信号を発生する
論理回路を有することを特徴としている。
ンピュータにおいては，前記プロテクトデータデコーダ
は２つの異なるデータ組合せを排除し，前記データ組合
せ以外のデータ入力時にのみアクティブ信号を発生する
論理回路を有することを特徴としている。
【００１１】
【作用】本発明においては，プロテクト情報メモリセル
は，複数のＰ−ＲＯＭセルにより構成される。このプロ
テクト情報メモリセルのデータは，プロテクトデータデ
コーダによって，デコードされ，アドレス修飾回路によ
って，このＰ−ＲＯＭのアドレス情報が修飾される。
は，複数のＰ−ＲＯＭセルにより構成される。このプロ
テクト情報メモリセルのデータは，プロテクトデータデ
コーダによって，デコードされ，アドレス修飾回路によ
って，このＰ−ＲＯＭのアドレス情報が修飾される。
【００１２】
【実施例】次に，本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は，本発明に係るＰ−ＲＯＭ内蔵マイ
クロコンピュータのＰ−ＲＯＭおよびその周辺回路の具
体的な構成例を示すブロック図である。図２は，図１の
プロテクト制御回路の回路構成例を示す図である。
クロコンピュータのＰ−ＲＯＭおよびその周辺回路の具
体的な構成例を示すブロック図である。図２は，図１の
プロテクト制御回路の回路構成例を示す図である。
【００１４】まず，本発明の実施例に係るＰ−ＲＯＭ内
蔵マイクロコンピュータの構成について説明する。
蔵マイクロコンピュータの構成について説明する。
【００１５】図１において，Ｐ−ＲＯＭ１は特定なアド
レスに割り付けられたプロテクト情報メモリセル２を有
し，アドレスデコーダ３によりアドレッシングされたプ
ログラムデータは読み出し回路１７を経由し，プロテク
トモードデコーダ２０に入力されると同時に，バス切り
換えスイッチ１０を介して命令デコーダ６またはプログ
ラムデータ入出力ポート９に入力される。
レスに割り付けられたプロテクト情報メモリセル２を有
し，アドレスデコーダ３によりアドレッシングされたプ
ログラムデータは読み出し回路１７を経由し，プロテク
トモードデコーダ２０に入力されると同時に，バス切り
換えスイッチ１０を介して命令デコーダ６またはプログ
ラムデータ入出力ポート９に入力される。
【００１６】Ｐ−ＲＯＭのアドレス情報を発生するプロ
グラムカウンタ５の出力はアドレス修飾回路４に入力さ
れ，アドレス修飾回路４の出力は，アドレスデコーダ３
に入力される。またＰ−ＲＯＭのプログラムモードを設
定する為のＰ−ＲＯＭモード設定ポート８は，Ｐ−ＲＯ
Ｍモードデコーダ７に接続され，Ｐ−ＲＯＭモードデコ
ーダ７はプログラムモード信号ＰＧＭ，プログラムベリ
ファイモード信号ＶＥＲ，プログラムカウンタのゼロク
リアを行うゼロクリアモード信号ＣＬＲ並びに各モード
の切り替え時に経由するインヒビットモード信号ＩＮＨ
の，各Ｐ−ＲＯＭ制御信号を発生させる。
グラムカウンタ５の出力はアドレス修飾回路４に入力さ
れ，アドレス修飾回路４の出力は，アドレスデコーダ３
に入力される。またＰ−ＲＯＭのプログラムモードを設
定する為のＰ−ＲＯＭモード設定ポート８は，Ｐ−ＲＯ
Ｍモードデコーダ７に接続され，Ｐ−ＲＯＭモードデコ
ーダ７はプログラムモード信号ＰＧＭ，プログラムベリ
ファイモード信号ＶＥＲ，プログラムカウンタのゼロク
リアを行うゼロクリアモード信号ＣＬＲ並びに各モード
の切り替え時に経由するインヒビットモード信号ＩＮＨ
の，各Ｐ−ＲＯＭ制御信号を発生させる。
【００１７】図２に示すように，プロテクト制御回路１
９は，ＣＬＲ信号を入力する第１のディレイ回路３７，
この第１のディレイ回路３７に接続されたインバータ３
１，このインバータ３１の出力信号とＣＬＲ信号との論
理積演算を行うＡＮＤゲート２４とを備えている。さら
に，ＡＮＤゲート２４の出力信号をセット端子に入力
し，ＯＲ回路２２によるＶＥＲ信号とＰＧＭ信号との論
理和演算結果の出力信号をリセット端子に入力する第１
ＲＳフリップフロップ回路３４と，ＩＮＨ信号をセット
端子に入力し，ＡＮＤゲート２４の出力信号をリセット
端子に入力する第２ＲＳフリップフロップ回路３５とを
備えている。また，これらのＲＳフリップフロップ回路
３４，３５の出力端に接続されたアンドゲート２５，こ
のアンドゲート２５に直列に接続された第２のディレイ
回路３８及びインバータ３２を有している。また，イン
バータ３２の出力信号と，アンドゲート２５の出力信号
と，ＣＬＲ信号のインバータ３３を経た信号との論理積
演算を行うアンドゲート２６と，アンドゲート２６の出
力信号をセット端子に入力する第３ＲＳフリップフロッ
プ回路３６を備えている。一方，ＶＥＲ信号は第３のデ
ィレイ回路３９を経て，ＰＧＭ信号及びＣＬＲ信号が論
理積演算を行うＯＲゲートに接続されており，このＯＲ
ゲートの出力信号が第３ＲＳフリップフロップ回路３６
のリセット端子に入力する。第３ＲＳフリップフロップ
回路３６は，Ｒ，Ｓ端子に入力した信号に基づいて，信
号ａを出力する。従って，各Ｐ−ＲＯＭ制御信号は，プ
ロテクト制御回路１９に入力され出力信号ａを出力す
る。
９は，ＣＬＲ信号を入力する第１のディレイ回路３７，
この第１のディレイ回路３７に接続されたインバータ３
１，このインバータ３１の出力信号とＣＬＲ信号との論
理積演算を行うＡＮＤゲート２４とを備えている。さら
に，ＡＮＤゲート２４の出力信号をセット端子に入力
し，ＯＲ回路２２によるＶＥＲ信号とＰＧＭ信号との論
理和演算結果の出力信号をリセット端子に入力する第１
ＲＳフリップフロップ回路３４と，ＩＮＨ信号をセット
端子に入力し，ＡＮＤゲート２４の出力信号をリセット
端子に入力する第２ＲＳフリップフロップ回路３５とを
備えている。また，これらのＲＳフリップフロップ回路
３４，３５の出力端に接続されたアンドゲート２５，こ
のアンドゲート２５に直列に接続された第２のディレイ
回路３８及びインバータ３２を有している。また，イン
バータ３２の出力信号と，アンドゲート２５の出力信号
と，ＣＬＲ信号のインバータ３３を経た信号との論理積
演算を行うアンドゲート２６と，アンドゲート２６の出
力信号をセット端子に入力する第３ＲＳフリップフロッ
プ回路３６を備えている。一方，ＶＥＲ信号は第３のデ
ィレイ回路３９を経て，ＰＧＭ信号及びＣＬＲ信号が論
理積演算を行うＯＲゲートに接続されており，このＯＲ
ゲートの出力信号が第３ＲＳフリップフロップ回路３６
のリセット端子に入力する。第３ＲＳフリップフロップ
回路３６は，Ｒ，Ｓ端子に入力した信号に基づいて，信
号ａを出力する。従って，各Ｐ−ＲＯＭ制御信号は，プ
ロテクト制御回路１９に入力され出力信号ａを出力す
る。
【００１８】次にＰ−ＲＯＭライタにより本マイクロコ
ンピュータ内蔵のＰ−ＲＯＭ１にデータを書き込む動作
を説明する。
ンピュータ内蔵のＰ−ＲＯＭ１にデータを書き込む動作
を説明する。
【００１９】図３は，プログラム時のタイミングチャー
トを示す。まず初めにＰ−ＲＯＭモード設定ポート８に
よりプログラムカウンタ５を初期化する為ゼロクリアモ
ードを設定する。この時ＣＬＲ信号が発生される。その
後Ｐ−ＲＯＭモード信号の誤発生を防ぐためプログラム
モードに移行する前にインヒビットモードが設定され
る。この時，プロテクト制御回路１９より信号ａが発生
されアドレス修飾回路に入り，特定のアドレスにマッピ
ングされたプロテクト情報メモリセル２のアドレスが選
択される。但し，このモードでは読み出しが実行される
事はない。その後プログラムモードに移行し，ＰＧＭ信
号が発生される。このＰＧＭ信号によりプロテクト制御
回路１９の最終段のＲＳフリップフロップがリセットさ
れ，信号ａがロウレベルとなる。従ってプログラムカウ
ンタ５の値に対応したＰ−ＲＯＭアドレスのセルに入出
力ポート９より入力したデータを，書き込み回路１８に
より書き込む事になる。なお，その後インヒビットモー
ドを経由しベリファイモードにする事により，書き込ん
だデータの確認を行う。この時，信号ａは既にロウレベ
ルとなっている為，ＲＳフリップフロップ１１はセット
されず信号ｃはロウレベルを保つ為，ベリファイモード
時にＶＥＲ信号が発生しても信号ｄはロウレベルとなり
アドレスの修飾は行わない。従って，書き込んだアドレ
スのデータを正常に読みだす事が可能となる。
トを示す。まず初めにＰ−ＲＯＭモード設定ポート８に
よりプログラムカウンタ５を初期化する為ゼロクリアモ
ードを設定する。この時ＣＬＲ信号が発生される。その
後Ｐ−ＲＯＭモード信号の誤発生を防ぐためプログラム
モードに移行する前にインヒビットモードが設定され
る。この時，プロテクト制御回路１９より信号ａが発生
されアドレス修飾回路に入り，特定のアドレスにマッピ
ングされたプロテクト情報メモリセル２のアドレスが選
択される。但し，このモードでは読み出しが実行される
事はない。その後プログラムモードに移行し，ＰＧＭ信
号が発生される。このＰＧＭ信号によりプロテクト制御
回路１９の最終段のＲＳフリップフロップがリセットさ
れ，信号ａがロウレベルとなる。従ってプログラムカウ
ンタ５の値に対応したＰ−ＲＯＭアドレスのセルに入出
力ポート９より入力したデータを，書き込み回路１８に
より書き込む事になる。なお，その後インヒビットモー
ドを経由しベリファイモードにする事により，書き込ん
だデータの確認を行う。この時，信号ａは既にロウレベ
ルとなっている為，ＲＳフリップフロップ１１はセット
されず信号ｃはロウレベルを保つ為，ベリファイモード
時にＶＥＲ信号が発生しても信号ｄはロウレベルとなり
アドレスの修飾は行わない。従って，書き込んだアドレ
スのデータを正常に読みだす事が可能となる。
【００２０】次にＰ−ＲＯＭライタによりマイクロコン
ピュータ内蔵のＰ−ＲＯＭ１のデータを読みだす動作を
説明する。
ピュータ内蔵のＰ−ＲＯＭ１のデータを読みだす動作を
説明する。
【００２１】図４に図１のマイクロコンピュータのベリ
ファイ時に於ける各制御信号のタイミングチャートを示
す。
ファイ時に於ける各制御信号のタイミングチャートを示
す。
【００２２】まずプロテクト設定前の通常のベリファイ
時の動作を説明する。
時の動作を説明する。
【００２３】図４において，（１）はプロテクト設定前
のタイミングを示すものである。
のタイミングを示すものである。
【００２４】初めにＰ−ＲＯＭモード設定ポートにより
プログラムカウンタ５を初期化する為ゼロクリアモード
を設定する。この時ＣＬＲ信号が発生される。その後Ｐ
−ＲＯＭモード信号の誤発生を防ぐためベリファイモー
ドに移行する前にインヒビットモードが設定される。こ
の時，プロテクト制御回路１９より信号ａが発生されア
ドレス修飾回路に入り，特定のアドレスにマッピングさ
れたプロテクト情報メモリセル２のアドレスが選択され
る。その後ベリファイモードに移行し，ＶＥＲ信号が発
生される。このＶＥＲ信号はディレイ回路３９を介しプ
ロテクト制御回路１９の最終段のＲＳフリップフロップ
をリセットするが，前記ディレイ回路Ｃのディレイ時間
に相当する時間は信号ａがハイレベルを保持する。この
為，この期間で前記プロテクト情報メモリセル２の情報
は読み出し回路１７により読みだされ，プロテクトデー
タデコーダ２０に入力される。さらに信号ａはハイレベ
ルの為ＡＮＤ回路１３によりプロテクトデータデコーダ
２０の出力値がＲＳフリップフロップ１１のセット入力
に伝えられる。
プログラムカウンタ５を初期化する為ゼロクリアモード
を設定する。この時ＣＬＲ信号が発生される。その後Ｐ
−ＲＯＭモード信号の誤発生を防ぐためベリファイモー
ドに移行する前にインヒビットモードが設定される。こ
の時，プロテクト制御回路１９より信号ａが発生されア
ドレス修飾回路に入り，特定のアドレスにマッピングさ
れたプロテクト情報メモリセル２のアドレスが選択され
る。その後ベリファイモードに移行し，ＶＥＲ信号が発
生される。このＶＥＲ信号はディレイ回路３９を介しプ
ロテクト制御回路１９の最終段のＲＳフリップフロップ
をリセットするが，前記ディレイ回路Ｃのディレイ時間
に相当する時間は信号ａがハイレベルを保持する。この
為，この期間で前記プロテクト情報メモリセル２の情報
は読み出し回路１７により読みだされ，プロテクトデー
タデコーダ２０に入力される。さらに信号ａはハイレベ
ルの為ＡＮＤ回路１３によりプロテクトデータデコーダ
２０の出力値がＲＳフリップフロップ１１のセット入力
に伝えられる。
【００２５】ここで，プロテクトデータデコーダ２０の
構成は，図５に示す様な論理回路である。図５に示す論
理回路は，ビット０（ｂ０）からビット（ｂ７）より構
成される８ビットデテータを入力し，この入力データが
ＦＦＨまたは０５Ｈ以外の時，出力信号ｂにハイレベル
を出力する。
構成は，図５に示す様な論理回路である。図５に示す論
理回路は，ビット０（ｂ０）からビット（ｂ７）より構
成される８ビットデテータを入力し，この入力データが
ＦＦＨまたは０５Ｈ以外の時，出力信号ｂにハイレベル
を出力する。
【００２６】一般的に消去状態のＰ−ＲＯＭセルはハイ
レベル状態にある為，８ビット構成の場合はＦＦＨとな
る。従って，プロテクト情報メモリセル２は初期状態で
はＦＦＨであり，この場合，プロテクトデータデコーダ
２０の出力はロウレベルとなる。従って，ＲＳフリップ
フロップ１１はセットされず信号ｃ並びに信号ｄはロウ
レベルを保つ。よって，プログラムカウンタ５の出力は
アドレス修飾回路４の影響を受けないため，Ｐ−ＲＯＭ
アドレスはゼロ番地よりひとつずつインクリメントし，
正常な読み出し動作を行う。
レベル状態にある為，８ビット構成の場合はＦＦＨとな
る。従って，プロテクト情報メモリセル２は初期状態で
はＦＦＨであり，この場合，プロテクトデータデコーダ
２０の出力はロウレベルとなる。従って，ＲＳフリップ
フロップ１１はセットされず信号ｃ並びに信号ｄはロウ
レベルを保つ。よって，プログラムカウンタ５の出力は
アドレス修飾回路４の影響を受けないため，Ｐ−ＲＯＭ
アドレスはゼロ番地よりひとつずつインクリメントし，
正常な読み出し動作を行う。
【００２７】以上述べた一連の動作を行いプログラム内
容のチェックが終了した段階でプロテクト情報メモリセ
ル２にデータを書き込む事によりプロテクトモードを設
定する事になる。ここで，プロテクト情報メモリセル２
にデータを書き込むには，プログラムカウンタ５をオー
バーフローさせキャリー信号Ｃａを発生させる。この時
アドレスはプロテクト情報メモリセル２を指す為，プロ
グラムモードに於いて任意のデータを書き込む事ができ
る。ここで上位４ビットのみに任意のデータを書き込む
事を許可しておく。一例として，ＡＨを上位４ビットに
書いたとする。この場合プロテクト情報メモリセル２は
ＡＦＨとなる。
容のチェックが終了した段階でプロテクト情報メモリセ
ル２にデータを書き込む事によりプロテクトモードを設
定する事になる。ここで，プロテクト情報メモリセル２
にデータを書き込むには，プログラムカウンタ５をオー
バーフローさせキャリー信号Ｃａを発生させる。この時
アドレスはプロテクト情報メモリセル２を指す為，プロ
グラムモードに於いて任意のデータを書き込む事ができ
る。ここで上位４ビットのみに任意のデータを書き込む
事を許可しておく。一例として，ＡＨを上位４ビットに
書いたとする。この場合プロテクト情報メモリセル２は
ＡＦＨとなる。
【００２８】次に前述の手段によりプロテクトを設定後
にベリファイを行おうとした場合の動作を説明する。
にベリファイを行おうとした場合の動作を説明する。
【００２９】図４において，（２）にプロテクトを設定
した後のベリファイ時のタイミングチャートを示す。
した後のベリファイ時のタイミングチャートを示す。
【００３０】初めにＰ−ＲＯＭモード設定ポートにより
プログラムカウンタ５を初期化する為ゼロクリアモード
を設定する。この時ＣＬＲ信号が発生される。その後Ｐ
−ＲＯＭモード信号の誤発生を防ぐためベリファイモー
ドに移行する前にインヒビットモードが設定される。こ
の時，プロテクト制御回路１９より信号ａが発生されア
ドレス修飾回路に入り，特定のアドレスにマッピングさ
れたプロテクト情報メモリセル２のアドレスが選択され
る。その後ベリファイモードに移行し，ＶＥＲ信号が発
生される。このＶＥＲ信号はディレイ回路３９を介しプ
ロテクト制御回路１９の最終段のＲＳフリップフロップ
をリセットするが，ディレイ回路３９のディレイ時間に
相当する時間は信号ａがハイレベルを保持する。この
為，この期間でプロテクト情報メモリセル２の情報は読
み出し回路１７により読みだされ，プロテクトデータデ
コーダ２０に入力される。さらに信号ａはハイレベルの
為ＡＮＤ回路１３によりプロテクトデータデコーダ２０
の出力値がＲＳフリップフロップ１１のセット入力に伝
えられる。ここで，プロテクト情報メモリセル２よりＡ
ＦＨが読み出され，プロテクトデータデコーダ２０の出
力信号ｂはハイレベルとなる。この間，信号ａはハイレ
ベルを保持している為，ＲＳフリップフロップ１１はセ
ットされ信号ｃはハイレベルとなる。よって，ＶＥＲ信
号が発生されている間，信号ｄはハイレベルを保ち，ア
ドレス修飾回路４の中のＯＲ回路１４〜１６により，プ
ログラムカウンタ５の出力値は修飾されアドレスは一定
値に固定される。従って以降Ｐ−ＲＯＭの各アドレスに
対応するデータの読み出しは，実質的に禁止される。
プログラムカウンタ５を初期化する為ゼロクリアモード
を設定する。この時ＣＬＲ信号が発生される。その後Ｐ
−ＲＯＭモード信号の誤発生を防ぐためベリファイモー
ドに移行する前にインヒビットモードが設定される。こ
の時，プロテクト制御回路１９より信号ａが発生されア
ドレス修飾回路に入り，特定のアドレスにマッピングさ
れたプロテクト情報メモリセル２のアドレスが選択され
る。その後ベリファイモードに移行し，ＶＥＲ信号が発
生される。このＶＥＲ信号はディレイ回路３９を介しプ
ロテクト制御回路１９の最終段のＲＳフリップフロップ
をリセットするが，ディレイ回路３９のディレイ時間に
相当する時間は信号ａがハイレベルを保持する。この
為，この期間でプロテクト情報メモリセル２の情報は読
み出し回路１７により読みだされ，プロテクトデータデ
コーダ２０に入力される。さらに信号ａはハイレベルの
為ＡＮＤ回路１３によりプロテクトデータデコーダ２０
の出力値がＲＳフリップフロップ１１のセット入力に伝
えられる。ここで，プロテクト情報メモリセル２よりＡ
ＦＨが読み出され，プロテクトデータデコーダ２０の出
力信号ｂはハイレベルとなる。この間，信号ａはハイレ
ベルを保持している為，ＲＳフリップフロップ１１はセ
ットされ信号ｃはハイレベルとなる。よって，ＶＥＲ信
号が発生されている間，信号ｄはハイレベルを保ち，ア
ドレス修飾回路４の中のＯＲ回路１４〜１６により，プ
ログラムカウンタ５の出力値は修飾されアドレスは一定
値に固定される。従って以降Ｐ−ＲＯＭの各アドレスに
対応するデータの読み出しは，実質的に禁止される。
【００３１】以上説明した一連の動作により第３者によ
るＰ−ＲＯＭデータの読み出しは不可能となる。
るＰ−ＲＯＭデータの読み出しは不可能となる。
【００３２】次に，プロテクトモードを設定後に本モー
ドを解除する場合の手順を説明する。
ドを解除する場合の手順を説明する。
【００３３】まずプログラムモードに設定し，プログラ
ムカウンタ５のキャリー信号Ｃａを発生させる事によ
り，プロテクト情報メモリセル２をアドレッシングす
る。この状態で追加書き込みを行う。この時０５Ｈを追
加書き込みデータとして書き込む。Ｐ−ＲＯＭセルの特
性上，各ビットはＡＮＤ論理が取られる為，結果として
プロテクト情報メモリセル２には０５Ｈが設定される事
になる。０５Ｈのデータがプロテクトデコーダ２０に入
力された場合，出力はロウレベルとなりＲＳフリップフ
ロップ１１はセットされない為，以降ベリファイモード
を設定した場合は通常の手順でＰ−ＲＯＭデータの読み
出しが可能となる。
ムカウンタ５のキャリー信号Ｃａを発生させる事によ
り，プロテクト情報メモリセル２をアドレッシングす
る。この状態で追加書き込みを行う。この時０５Ｈを追
加書き込みデータとして書き込む。Ｐ−ＲＯＭセルの特
性上，各ビットはＡＮＤ論理が取られる為，結果として
プロテクト情報メモリセル２には０５Ｈが設定される事
になる。０５Ｈのデータがプロテクトデコーダ２０に入
力された場合，出力はロウレベルとなりＲＳフリップフ
ロップ１１はセットされない為，以降ベリファイモード
を設定した場合は通常の手順でＰ−ＲＯＭデータの読み
出しが可能となる。
【００３４】以上説明した一連の動作でプロテクトモー
ドを解除することにより，Ｐ−ＲＯＭデータの解析が可
能となる。
ドを解除することにより，Ｐ−ＲＯＭデータの解析が可
能となる。
【００３５】
【発明の効果】以上，説明したように，本発明に係るＰ
−ＲＯＭ内蔵マイクロコンピュータでは，特定のメモリ
セルに格納されたプロテクトデータにより選択的にＰ−
ＲＯＭベリファイ機能を禁止することができ，且つ前記
特定メモリセルの特定ビットへの追加書き込み手段によ
り前記プロテクトを解除する事が可能となる。従って，
Ｐ−ＲＯＭ内に格納されたプログラムデータの保護が可
能となり，第３者に対してソフトウェアの機密を保全す
ることができると同時に，マイクロコンピュータ自体に
故障が発生した場合のＰ−ＲＯＭデータの解析を容易に
する事が可能となる。
−ＲＯＭ内蔵マイクロコンピュータでは，特定のメモリ
セルに格納されたプロテクトデータにより選択的にＰ−
ＲＯＭベリファイ機能を禁止することができ，且つ前記
特定メモリセルの特定ビットへの追加書き込み手段によ
り前記プロテクトを解除する事が可能となる。従って，
Ｐ−ＲＯＭ内に格納されたプログラムデータの保護が可
能となり，第３者に対してソフトウェアの機密を保全す
ることができると同時に，マイクロコンピュータ自体に
故障が発生した場合のＰ−ＲＯＭデータの解析を容易に
する事が可能となる。
【図１】本発明に係るＰ−ＲＯＭ内蔵マイクロコンピュ
ータのＰ−ＲＯＭおよびその周辺回路の具体的な構成例
を示すブロック図である。
ータのＰ−ＲＯＭおよびその周辺回路の具体的な構成例
を示すブロック図である。
【図２】図１のプロテクト制御回路のブロック図であ
る。
る。
【図３】図１のＰ−ＲＯＭ内蔵マイクロコンピュータの
プログラム時の動作を示すタイミングチャートである。
プログラム時の動作を示すタイミングチャートである。
【図４】図１のＰ−ＲＯＭ内蔵マイクロコンピュータの
ベリファイ時の動作を示すタイミングチャートである。
ベリファイ時の動作を示すタイミングチャートである。
【図５】図１のプロテクトデータデコーダの論理回路を
示す図である。
示す図である。
【図６】従来のＰ−ＲＯＭ内蔵マイクロコンピュータの
Ｐ−ＲＯＭおよびその周辺回路の具体的な一構成例を示
すブロック図である。
Ｐ−ＲＯＭおよびその周辺回路の具体的な一構成例を示
すブロック図である。
【図７】従来のＰ−ＲＯＭプロテクト機能を有するＰ−
ＲＯＭ内蔵マイクロコンピュータのＰ−ＲＯＭおよびそ
の周辺回路の具体的な他の構成例を示すブロック図であ
る。
ＲＯＭ内蔵マイクロコンピュータのＰ−ＲＯＭおよびそ
の周辺回路の具体的な他の構成例を示すブロック図であ
る。
１ Ｐ−ＲＯＭ ２ プロテクト情報メモリセル ３ アドレスデコーダ ４ アドレス修飾回路 ５ プログラムカウンタ ６ 命令デコーダ ７ Ｐ−ＲＯＭモードデコーダ ８ Ｐ−ＲＯＭモード設定ポート ９ プログラムデータ入出力ポート １０ バス切り換えスイッチ １１ ＲＳ型フリップフロップ ３４ 第１ＲＳ型フリップフロップ回路 ３５ 第２ＲＳ型フリップフロップ回路 ３６ 第３ＲＳ型フリップフロップ回路 １２，１３，２４，２５，２６，２７，２８ ＡＮＤ
回路 １４，１５，１６，２１，２２，２３ ＯＲ回路 １７ 読み出し回路 １８ 書き込み回路 １９ プロテクト制御回路 ２０ プロテクトデータデコーダ ２９，３０ ＮＯＲ回路 ３１，３２，３３ ＩＮＶ回路 ３７，３８，３９ 第３のディレイ回路 ４０ ゲート回路
回路 １４，１５，１６，２１，２２，２３ ＯＲ回路 １７ 読み出し回路 １８ 書き込み回路 １９ プロテクト制御回路 ２０ プロテクトデータデコーダ ２９，３０ ＮＯＲ回路 ３１，３２，３３ ＩＮＶ回路 ３７，３８，３９ 第３のディレイ回路 ４０ ゲート回路
Claims (3)
- 【請求項１】 Ｐ−ＲＯＭのベリファイ禁止プロテクト
モードを有するＰ−ＲＯＭ内蔵マイクロコンピュータに
於て，複数のＰ−ＲＯＭセルにより構成されるプロテク
ト情報メモリセルと，前記プロテクト情報メモリセルの
データを入力しデコードを行うプロテクトデータデコー
ダと，前記プロテクトデータデコーダの出力信号によ
り，前記Ｐ−ＲＯＭのアドレス情報を修飾するアドレス
修飾回路とを有することを特徴とするＰ−ＲＯＭ内蔵マ
イクロコンピュータ。 - 【請求項２】 請求項１記載のＰ−ＲＯＭ内蔵マイクロ
コンピュータにおいて，前記プロテクトデータデコーダ
は２つの異なるデータ組合せを排除し，前記データ組合
せ以外のデータ入力時にのみアクティブ信号を出力し，
Ｐ−ＲＯＭのベリファイを禁止するプロテクトモードを
設定することを特徴とするＰ−ＲＯＭ内蔵マイクロコン
ピュータ。 - 【請求項３】 請求項１記載のＰ−ＲＯＭ内蔵マイクロ
コンピュータにおいて，前記プロテクトモードは，Ｐ−
ＲＯＭの連続したアドレスデータの読み出し確認を行う
ベリファイモード時のみ有効となることを特徴とする，
Ｐ−ＲＯＭ内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185207A JPH0635805A (ja) | 1992-07-13 | 1992-07-13 | Ｐ−ｒｏｍ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185207A JPH0635805A (ja) | 1992-07-13 | 1992-07-13 | Ｐ−ｒｏｍ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635805A true JPH0635805A (ja) | 1994-02-10 |
Family
ID=16166751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185207A Withdrawn JPH0635805A (ja) | 1992-07-13 | 1992-07-13 | Ｐ−ｒｏｍ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635805A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7284134B2 (en) | 2001-05-10 | 2007-10-16 | Matsushita Electric Industrial Co., Ltd. | ID installable LSI, secret key installation method, LSI test method, and LSI development method |
-
1992
- 1992-07-13 JP JP4185207A patent/JPH0635805A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7284134B2 (en) | 2001-05-10 | 2007-10-16 | Matsushita Electric Industrial Co., Ltd. | ID installable LSI, secret key installation method, LSI test method, and LSI development method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |