JPH02162761A - Ｍｏｓｆｅｔの製造方法 - Google Patents

Ｍｏｓｆｅｔの製造方法

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JPH02162761A
JPH02162761A JP1217164A JP21716489A JPH02162761A JP H02162761 A JPH02162761 A JP H02162761A JP 1217164 A JP1217164 A JP 1217164A JP 21716489 A JP21716489 A JP 21716489A JP H02162761 A JPH02162761 A JP H02162761A
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insulating layer
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はＭＯＳＦＥＴＳ特に、軽くドーピングされたド
レンを有するＭＯＳＦＥＴに関する。詳細には、本発明
はゼロドレンオーバーラツプｐチャンネル装置又は軽く
ドーピングされたドレンを有するｐチャンネル装置に対
し軽くドーピングされたドレンを有するｎチャンネルデ
バイスが相補的に配置された相補自己整合ＭＯＳＦＥＴ
の製造方法に関する。
（従来の技術） 従来のドレン構造を有するｎチャンネルＭＯＳデバイス
はチャンネル長が短いとホットキャリアの効果により信
頼性が低下することは良く知られている。この問題を解
決する一つの方法はドレンの端でのピーク電界が減少す
るようにドレン構造を変更することである。これは、ド
レン端でのドレンドーピング濃度を下げてＮＭＯＳデバ
イス内に軽くドーピングされたドレン（ＬＤＤ）構造を
形成させることにより達成出来る。このＮ　Ｆｖｌ　０
　ＳデバイスのＬＤＤ構造はゲート材料上に側壁スペー
サを用いることにより形成出来る。
（発明が解決しようとする課題） ＣＭＯＳ技術におけるｎチャンネルＬＤＤＭＯＳＦＥＴ
の代表的な形成プロセスにおいては、ｎ及びｐ形つェル
がシリコン内に限定されそして分離酸化物により分離さ
れる。ゲート酸化物が次に形成され、そしてこのゲート
酸化物上にポリシリコンゲートのパターンが形成される
。ゲート材料及びソースとドレンは次憾酸化されて厚さ
３００−５００人のシリコン二酸化物層が形成される。
次にｐ形シリコン層がマスクされ、ｐチャンネルソース
及びドレンにｐ　ドーパントが注入される。このマスク
を除去し次にｎ形ドーパントをデバイス全体に注入する
。厚さ２０００−３０００Ａのシリコン二酸化物の層が
このデバイス全面に付着され、そしてこのシリコン二酸
化物が異方的にエツチングされてゲート材料上に酸化物
の側壁スペーサを形成する。厚さ４００人迄０シリコン
二酸化物層がソース／ドレン領域上に成長する。これら
ｎ形シリコン領域はマスクされてｎ　ドーパントがｎチ
ャンネルのソースとドレンに注入される。ＣＭＯＳ製造
プロセスでのＬＤＤｎチャンネルデバイスの製造にこの
周知の側壁スペーサ技術を用いるに際しての一つの問題
は、ＬＤＤ注入が製造中のＣＭＯＳデバイスのマスクさ
れていない領域のすべてに行われるため、ＬＤＤプロセ
ス中、ｐチャンネルデバイスをマスクしておかねばなら
ないことである。従って、ｎチャンネルデバイスのソー
スとドレン以外のＣＭＯＳデバイスの領域を保護するた
めの余分なマスク層が必要となる。
Ｉ　ＥＥＥエレクトロンデバイスレターズ、ｖｏｌ。
９、磁４，１９８８年４月、ジェームス　アール。
ブフイースター　“ヂスポーザブル　サイドウオール　
スペーサ　テクノロジーを用いるＬＤＤＭＯＳＦＥＴｓ
”には他のプロセスが示されている。この文献は酸化さ
れたポリシリコンゲートを覆う薄いポリシリコンバッフ
ァー層の上に除去Ｉ’ｌｌ能な側壁スペーサを設けるよ
うになったＬＤＤＭＯＳＦＥＴデバイスの製造が示され
ている。軽重両方のソース／ドレン注入に同一のマスク
が用いられている。しかしなから、ポリシリコンバッフ
ァー層は除去しなければならない。その結果、すべての
側壁スペーサも除去しなければならない。
これは、例えば米国特許節４４７１３７４及びヨーロッ
パ特許節０１９７８７１に示されるＳＲＡＭセル負荷の
ような、ドレン注入を受けるようにはなっていないゲー
ト内・に領域を組入れるデバイスにこのプロセスを用い
るときには大きな欠点となる。このポリシリコンバッフ
ァー層の除去を熱酸化で行うとすれば、デバイス上に厚
さが一般に６００−７００人の酸化物層が成長する。
〔発明の構成〕
（課題を解決するための手段及び作用）本発明は上記従
来技術の問題を解決することである。
本発明は、ソース、ドレン及びゲートの上に伸びて不純
物拡散バリアとして作用する絶縁層を設け、この絶縁層
の上に、絶縁材料からなる側壁スペーサを形成すること
を含む、ゲートに隣接して側壁スペーサを有するＭＯＳ
ＦＥＴの製造方法を提供する。
本発明は下記段階から成るＭＯＳＦＥＴの製造方法を提
供する。
（ａ）　　一つの導電形式の不純物でドーピングされた
シリコン領域の上に伸びる酸化物層の上にゲートを設け
る段階 （ｂ）　　シリコンでの不純物拡散に対するバリアとし
て作用する絶縁層をこのゲート及び上記酸化物層の隣接
露出部分の上に形成する段階（ｃ）　　上記絶縁層の上
に第２の酸化物層を形成する段階 （ｄ）　　上記絶縁層の上であって上記ゲートに隣接し
て上記第２酸化物層の側壁スペーサをＩｊえるようにこ
の第２酸化物層を異方的にエツチングする段階 （ｅ）　　上記側壁スペーサをそのドの領域部分に対す
るマスクとして用いて、上記シリコン領域に第２の導電
形式のドーパント不純物を注入する段階 本発明は更に下記段階からなる、相補形ｐチヤンネル及
びｎチャンネルＭＯＳＦＥＴの製造ｈ゛法を提供する。
（ａ）　　夫々ｎ又はｐ形不純物でドーピングされたシ
リコン領域の上に伸びる酸化物層の上に配置され、絶縁
酸化物領域で分離されているｐチャンネル及びＮチャン
ネルＭＯＳＦＥＴ用ゲートを与える段階 （ｂ）　　シリコン内での不純物拡散に対するバリアと
して作用する絶縁層をこれらゲート及び上記酸化物層の
隣接した露出部分の上に形成する段階 （ｃ）　　上記絶縁層の上に絶縁材料からなるエツチン
グ可能な層を形成する段階 （ｄ）　　上記絶縁層の上であって上記ゲートに隣接し
て上記エツチング可能な層の側壁スペーサを与えるよう
にこのエツチング可能な層を異ｈ゛的にエツチングする
段階 下記段階により軽くドーピングされたドレンをａするｎ
チャンネルＭＯＳＦＥＴを形成する段階（ｅ）　　上記
ｎチャンネルシリコン領域をマスクする段階 （ｆ）　　上記側壁スペーサの下にある上ｕａ　ｐ形領
域の部分をこの領域内の側壁スペーサがマスクするよう
にして、マスクされないシリコンのｐ形領域にｎ＋形ド
ーバント不純物を注入する段階（ｇ）　　上記絶縁層か
ら上記側壁スペーサを異方的にエツチングする段階 （ｈ）　　上記ｐ形領域の上記部分にｎ−形ドーパント
不純物を注入する段階 （ｉ）　　シリコンの上記ｎ形領域を露出する段階 更に下記段階により上記ｎチャンネルＭＯ３ＦＥＴの前
又は後にｐチャンネルＭＯＳＦＥＴを形成する段階 （ｊ）　　シリコンの上記ｐ形領域をマスクする段階 （ｋ）　　上記側壁スペーサの下にある上記ｎ形領域の
部分を上記ｎ領域内の上記側壁スペーサがマスクするよ
うにして上記シリコンの露出されたｎ形領域にｐ　形ド
ーパント不純物を注入する段階 （ｊ？）　　シリコンの上記ｐ形領域を露出する段′階 本発明はまた夫々ソース、ドレン及びゲートの上に伸び
る、不純物拡散バリアとして作用する絶縁層を有する、
軽くドーピングされたドレンをａするｎチャンネルＭＯ
ＳＦＥＴとゼロドレンオーバーラツプロチヤンネルＭＯ
ＳＦＥＴからなる相補形ＭＯＳＦＥＴを含む半導体装置
を提供する。
〔実施例〕
第１図は本発明においてはじめに用いられる従来のゲー
ト酸化物層の上にＣＭＯＳゲートを形成するためのＣＭ
ＯＳプロセスにおける４段階後のシリコン構造を示して
いる。シリコン層２が設けられ、その中に口形ウェル４
とｐ形つェル６が夫々ｎドーパントとｐドーパントの注
入により限定される。分離酸化物領域８はシリコン層２
の上に成長し、ゲート酸化物層１０はシリコン層２の上
の、分離酸化物領域８間に形成される。次にポリシリコ
ンゲート１２がゲート酸化物層１０の上に形成され、続
いてｎドーパントでドーピングされる。これらすべての
段階は従来のＣＭＯＳプロセスで用いられるものである
。図ではｎ及びｐウェルを有するＣＭＯＳを示している
が、これら段階はｎウェル、２ウエル又はｐウェルであ
るＣＭＯ８構造の選択には無関係である。又、図では一
対のＣＭＯＳデバイスによる相補形デバイスを示してい
るが、本発明によれば１個のシリコン基体にその様なデ
バイスをアレイとして製造することが出来る。ゲート材
料は本発明の方法に必要な以後の付着およびエツチング
と両立しうるちのであれば任意である。一般にｎ又は、
ｐ形ポリシリコン、シリサイド又はポリサイドのいずれ
でもよい。
第２図において、絶縁バリア層１４がこの構造の上に付
着される。この実施例では絶縁バリア層１４はシリコン
窒化物であり、厚さは一般に２００−４００人である。
この絶縁バリア層１４はドーパント不純物に対するバリ
アとして作用する。次にシリコン酸化物層１６が一般に
厚さ２０００−４０００人としてこのシリコン窒化物層
１４の上に付着される。
第３図に示すように、この酸化物層１６は窒化物層１４
迄異方的にエツチングされてゲート１２上に側壁スペー
サ１８を形成する。この酸化物層１６のエツチングは３
：１の窒化物に対する選択度をもって酸化物を異方的に
エツチングしうるプラズマエツチングシステムにより行
うことが出来る。
第４図はｎ形シリコン領域がホトレジスト層２０により
マスクされそしてｎ＋ソース及びドレン２２がゲート１
２、側壁スペーサ１８又は分離酸化物領域８によりマス
クされていないｐ形シリコンの領域に注入された後の構
造を示している。
側壁スペーサ１８はゲート１２に隣接するｐ形シリコノ
をｎ　ドハーントの注入に対しマスクするように作用す
る。
第５図において、ｐ形シリコン領域内の側壁スペーサ１
８は緩衝フッ化水素酸溶液のような湿エッチャントに漬
けることにより等方的にエツチングされる。次に、軽く
ｎ　でドーピングされたドレン２４がこの構造のマスク
されない領域、特に側壁スペーサ１８により前にマスク
されていたｐ形シリコンの領域２４にｎ−ドーパントを
注入して形成される。
第６図に示すように、ｎ形シリコンの上のホトレジスト
層２０が次に剥がされ、そして第２のホトレジスト層２
６がｐ形シリコンの上にマスクとして与えられる。
第７図はゲート１２、側壁スペーサ１８又は分離酸化物
領域８によりマスクされないｎ形領域の領域２７へのｐ
　ソース及びドレンの注入後の構造を示している。側壁
スペーサ１８はゲート１２に隣接するｎ形シリコンをｐ
　ドーパントの注入に対しマスクするように作用する。
第８．９図は本発明の第１実施例による方法のこれ以降
の段階を、第１０図は本発明の第２の実施例による方法
の以降の段階を示している。
第８図は前述のように異方的なエツチングによる側壁ス
ペーサ１８の除去とそれに続くこの構造のマスクされな
い領域そして特に側壁スペーサ１８により前にマスクさ
れていたｎ形シリコンの領域２８へのｐ−ドーパント注
入後の第７図の構造を示している。ｐ−ドーパント注入
で軽＜ｐ−でドーピングされたドレン２８が形成される
。
第９図は第２ホトレジスト層２６が除去された後の最終
構造を示す。この構造はｎ及びｐチャンネルＬＤＤ　　
ＭＯＳＦＥＴ３０．３２からなる。
第１０図はｐ形シリコンからの第２ホトレジスト層２６
の直接除去後の第７図の構造を示している。この構造は
ｐ　注入物の拡散後のｎチャンネルＬＤＤ　　ＭＯＳＦ
ＥＴ３４とＺＤＯ形の従来のドレンを有するｐチャンネ
ルＭＯ３ＦＥＴ３６からなる。
本発明のこれら実施例について、その最終構造にドーピ
ングされたガラスが付着され、このガラスを介してＭＯ
ＳＦＥＴのゲート、ソース及びドレンへの金属化接続が
なされる。
本発明の方法はＬＤＤ領域につき１個のマスクのみを用
いてＬＤＤ　　ＣＭＯＳ構造の製造を可能にするが、更
にＺＤＯ形の従来のドレンのｐチャンネルデバイスを与
えるべく１）チャンネルデバイスに側壁スペーサを残す
ことも出来る。更に、これらスペーサはＣＭＯＳ構造に
例えばスタチックＲＡＭ抵抗負荷のような他の回路エレ
メントをレジストマスク２０，２６でそれらエレメント
をマスクすることで組入れようとする場合にはそのまま
残してもよい。これらマスクはソース／ドレン及びＬＤ
Ｄ注入に対しこれらエレメントを保訛する。
第１１図は第９図と同様であるが、ポリシリコン抵抗と
組合せてｎ及びｐチャンネルＬＤＤＭＯＳＦＥＴ３０．
３２が形成されたものを示す。
ドーピングされないポリシリコン構造３８が、シリコン
窒化物の絶縁バリア層１４の付若前に分離酸化物領域８
に形成される。この構造３８は次に絶縁バリア層１４そ
して続いて酸化物層１６により覆われる。この酸化物層
１６は次に前述のように異方的にエツチングされてポリ
シリコン構造３８に隣接して側壁スペーサ４０を形成す
る。前述のＬＤＤ　　ＭＯＳＦＥＴを形成する段階にお
いて、このポリシリコン構造３８は、それらの側壁スペ
ーサ４０と共にレジストマスク２０．２６により覆われ
る。このように、ポリシリコン構造３８は注入を受ける
ことはなく、例えばスタチックＲＡＭセル負荷にしばし
ば使用される形式のドーピングされないポリシリコン抵
抗としてそれらを用いることを可能にする。ポリシリコ
ン構造３８はゲート１２から側壁スペーサ１８を除去す
るための異方性エツチング段階においてもマスクされる
から、最終構造において側壁スペーサ４０はポリシリコ
ン構造３８に残留する。
好適にはシリコン窒化物であるこの絶縁バリア層は側壁
スペーサを形成する酸化物層のエツチング中にエツチン
グ停止１−作用を有する。この絶縁バリア層は、それ故
、酸化物層のエツチングに用いられる異方性エッチャン
ト及び等方性エッチャントの両方に対して抵抗性をＨす
るものでなくてはならない。この絶縁バリア層はガラス
層からの不純物がＣＭＯＳエレメントに拡散しないよう
にする不純物拡散バリア層として作用する。これはデバ
イスの不安定性を抑圧することが出来る。また、この絶
縁バリア層はＣＭＯＳ構造用の表面保護層として作用し
、そしてデバイス表面をプラズマによる損傷から保設す
ることが出来る。これはデバイスの信頼性を高めるもの
である。
〔発明の効果〕
本発明は絶縁バリア層がデバイスのエツチング中の寄生
デバイスの酸化物の厚みの減少を防Ｉ卜するという利点
を与える。これら寄生デバイスとはＬＯＣＯＳ又は５Ｉ
ＬＯのような酸化物分離技術で形成されるものでありう
る。
更に、本発明は、シリコン窒化物層の使用により軽くド
ーピングされたドレンに対するゲートのオーバーラツプ
が減少するという利点もりえることが出来る。厚さ約４
００人のこの窒化物層がゲートの側に配置されているか
ら、これがスペーサとして作用し、軽くドーピングされ
たドレンがゲートから約４００八分離されることになる
。これにより、ゲートと軽くドーピングされたドレンと
の間に拡散距離が生じ、それによりデバイスの作動のた
めＬＤＤ注大の拡散が生じる。
本発明における材料の選択により、通常のＣＭＯ３のマ
スキング要求を越える付加的なマスクを必要とすること
なくＬＤＤｎチャンネル及びＺＤＯ又はＬＤＤｐチャン
ネルデバイスからなる相補形ＭＯ３ＦＥＴをポリシリコ
ン抵抗のような他のエレメントと共に製造することが可
能となる。
好適にはシリコン酸化物である側壁スペーサの材料は一
般にはプラズマである異方性エッチャント及び一般には
湿エッチャントである等方性エッチャントの両方により
エツチングされうるしのでなければならない。
前述のように、ゲート材料は杆々であり、一般にはｎ又
はｐ形ポリシリコン、シリサイド又はポリサイドである
。好適にはｎチャンネルデバイスについては、ゲートは
ｎ形ポリシリコンである。
ｎチャンネルデバイスのソースとドレンの形成前に充分
なｎドーパントをポリシリコンに含めておき、あるいは
ソースとドレンへのｎ＋ドーパントの注入中ゲートに注
入されるｎドーパントがゲート内に必要なｎドーパント
を与えるようにしてもよい。好適には、ｐチャンネルデ
バイスもポリシリコンゲートを有し、これは埋込みチャ
ンネルデバイスについてはｎ形、表面チャンネルデバイ
スについてはｐ形とすることが出来る。埋込チャンネル
デバイスについては１、ゲートはまず高い１１ド一パン
ト濃度であり、これがｐ　ドーパント注入段階において
幾分減少する。表面チャンネルデバイスについては、ｐ
チャンネルデバイスのソースとドレンの形成前に充分な
ｐドーパントがポリシリコンに注入され、あるいはソー
スとドレンへのｐ　ドーパントの注入中にゲートに注入
されるｐドーパントがゲートに必要なｐドーパントを与
えるようにしてもよい。
【図面の簡単な説明】 第１図は分離酸化物領域間のウェルを覆うゲート酸化物
層にポリシリコンゲートを形成した後のＣＭＯＳプロセ
スにおけるシリコンウェハー構造の断面図、 第２図は上記構造に絶縁バリア層と酸化物層を配置した
後の第１図の構造を示す図、 第３図は側壁スペーサの形成のための酸化物の異方的エ
ツチング後の第２図の構造を示す図、第４図はｎ形シリ
コン面へのマスクの付与及びその後のｎ　ソースとドレ
ンへの注入後の第３図の構造を示す図、 第５図はｐ形シリコンの上の側壁スペーサの除去とその
後のｎで軽くドーピングされたドレンへの注入後の第４
図の構造を示す図、 第６図はｎ形シリコン面のマスクの除去とその後のｐ形
シリコン面へのマスクの付与後の第５図の構造を示す図
、 第７図はｐ　ソースとドレンの注入後の第６図の構造を
示す図、 第８図はｎ形シリコンの上の側壁スペーサの除去とその
後のｐ　で軽くドーピングされたドレンの注入後の第７
図の構造を示す図、 第９図はＬＤＤｐ又はｎチャンネルデバイスを有するＣ
ＭＯ８構造を与えるため、ｐ形シリコン面のマスクの除
去後の第８図の構造を示す図、第１０図はｐ形シリコン
面のマスクが、注入及び拡散後にＬＤＤｎチャンネルデ
バイス及びゼロドレンオーバーラツプ（ＺＤＯ）ｐチャ
ンネルデバイスを有するＣＭＯ３構造を与えるために第
７図の構造から直接に除去されるようになった本発明の
他の実施例を示す図、 第１１図はＬＤＤｐ及びｎチャンネルデバイスに抵抗が
組入られるようになった本発明の他の実施例を示す図で
ある。 ２・・・シリコン層、４・・・ｎ形つェル、６・・・ｐ
形つェル、８・・・分離酸化物層、１０・・・ゲート酸
化物層、１２・・・ポリシリコンゲート、１４・・・絶
縁バリア層、１６・・・シリコン酸化物層、１８・・・
側壁スペーサ、２０・・・ホトレジスト、２２・・・ソ
ース／ドレン、２４・・・軽くドーピングされたドレン
。

Claims (1)

  1. 【特許請求の範囲】 １、ソース、ドレン及びゲートの上に伸びて不純物拡散
    バリアとして作用する絶縁層を設け、この絶縁層の上に
    、絶縁材料からなる側壁スペーサを形成することを含む
    、ゲートに隣接して側壁スペーサを有するＭＯＳＦＥＴ
    の製造方法。 ２、前記絶縁層はシリコン窒化物から成る請求項１記載
    の方法。 ３、前記側壁スペーサはシリコン酸化物から成る請求項
    １又は２記載の方法。 ４、下記段階から成るＭＯＳＦＥＴの製造方法。 （ａ）一つの導電形式の不純物でドーピングされたシリ
    コン領域の上に伸びる酸化物層の上にゲートを設ける段
    階 （ｂ）シリコンでの不純物拡散に対するバリアとして作
    用する絶縁層をこのゲート及び上記酸化物層の隣接露出
    部分の上に形成する段階 （ｃ）上記絶縁層の上に第２の酸化物層を形成する段階 （ｄ）上記絶縁層の上であって上記ゲートに隣接して上
    記第２酸化物層の側壁スペーサを与えるようにこの第２
    酸化物層を異方的にエッチングする段階 （ｅ）上記側壁スペーサをその下の領域部分に対するマ
    スクとして用いて、上記シリコン領域に第２の導電形式
    のドーパント不純物を注入する段階 ５、下記段階を更に含む請求項４記載の方法。 （ｆ）前記絶縁層から前記側壁スペーサを異方的にエッ
    チングする段階 （ｇ）前記シリコン領域の前記部分に前記第２導電形式
    のドーパント不純物を注入する段階６、前記段階（ｅ）
    及び（ｇ）を軽くドーピングされたドレンを有するＭＯ
    ＳＦＥＴの製造に用いるごとくなった請求項５記載の方
    法。 ７、前記絶縁層はシリコン窒化物からなる請求項４乃至
    ６の１に記載の方法。 ８、前記第２酸化物層はシリコン酸化物である請求項４
    乃至７の１に記載の方法。 ９、下記段階からなる、相補形ｐチャンネル及びｎチャ
    ンネルＭＯＳＦＥＴの製造方法。 （ａ）夫々ｎ又はｐ形不純物でドーピングされたシリコ
    ン領域の上に伸びる酸化物層の上に配置され、絶縁酸化
    物領域で分離されているｐチャンネル及びＮチャンネル
    ＭＯＳＦＥＴ用ゲートを与える段階 （ｂ）シリコン内での不純物拡散に対するバリアとして
    作用する絶縁層をこれらゲート及び上酸化物層の隣接し
    た露出部分の上に形成する段階（ｃ）上記絶縁層の上に
    絶縁材料からなるエッチング可能な層を形成する段階 （ｄ）上記絶縁層の上であって上記ゲートに隣接して上
    記エッチング可能な層の側壁スペーサを与えるようにこ
    のエッチング可能な層を異方的にエッチングする段階 下記段階により軽くドーピングされたドレンを有するｎ
    チャンネルＭＯＳＦＥＴを形成する段階（ｅ）上記ｎチ
    ャンネルシリコン領域をマスクする段階 （ｆ）上記側壁スペーサの下にある上記ｐ形領域の部分
    をこの領域内の側壁スペーサがマスクするようにして、
    マスクされないシリコンのｐ形領域にｎ＾＋形ドーパン
    ト不純物を注入する段階（ｇ）上記絶縁層から上記側壁
    スペーサを異方的にエッチングする段階 （ｈ）上記ｐ形領域の上記部分にｎ＾−形ドーパント不
    純物を注入する段階 （ｉ）シリコンの上記ｎ形領域を露出する段階 更に下記段階により上記ｎチャンネルＭＯＳＦＥＴの前
    又は後にｐチャンネルＭＯＳＦＥＴを形成する段階 （ｊ）シリコンの上記ｐ形領域をマスクする段階 （ｋ）上記側壁スペーサの下にある上記ｎ形領域の部分
    を上記ｎ領域内の上記側壁スペーサがマスクするように
    して上記シリコンの露出されたｎ形領域にｐ＾＋形ドー
    パント不純物を注入する段階 （ｌ）シリコンの上記ｐ形領域を露出する段階 １０、下記段階を前記段階（ｋ）と（ｌ）の間に更に含
    む請求項９記載の方法。 （ｋ′）前記絶縁層から前記側壁スペーサを異方的にエ
    ッチングする段階 （Ｋ″）シリコンの前記ｎ形領域の前記部分にｐ＾−形
    ドーパント不純物を注入し、それにより軽くドーピング
    されたドレンを有するｐチャンネルＭＯＳＦＥＴを形成
    する段階 １１、下記段階を前記段階（ｌ）の後に更に含む請求項
    ９記載の方法。 （ｌ′）前記夫々のゲートに向いｐ＾＋注入物を拡散さ
    せ、ゼロドレンオーバーラップｐチャンネルＭＯＳＦＥ
    Ｔを形成する段階 １２、前記段階（ｂ）の前に、抵抗エレメントを形成す
    る構造を分離酸化物の前記領域の上に付着させる段階を
    更に含み、上記段階（ｂ）において前記分離酸化物と上
    記構造の上に前記絶縁層が形成されるごとくなった請求
    項９記載の方法。 １３、前記絶縁層はシリコン窒化物からなる請求項９乃
    至１２の１に記載の方法。 １４、前記エッチング可能な層はシリコン酸化物からな
    る請求項９乃至１３の１に記載の方法。 １５、夫々ソース、ドレン及びゲートの上に伸びる、不
    純物拡散バリアとして作用する絶縁層を有する、軽くド
    ーピングされたドレンを有するｎチャンネルＭＯＳＦＥ
    ＴとゼロドレンオーバーラップｐチャンネルＭＯＳＦＥ
    Ｔからなる相補形ＭＯＳＦＥＴを含む半導体装置。 １６、前記ゼロドレンオーバーラップｐチャンネルＭＯ
    ＳＴＦＥＴのゲートに隣接する前記絶縁層の上に配置さ
    れた側壁スペーサを更に含む請求項１５記載の半導体装
    置。 １７、前記半導体装置の分離酸化物領域の上で前記絶縁
    層の下に配置された抵抗エレメントを更に含む請求項１
    ５又は１６記載の半導体装置。
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