JPH02162767A - スイッチング半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明はサイリスタなどのスイッチング半導体素子に
関するものである。

Ｂ１発明の概要 この発明はアノード短絡構造のスイッチング半導体素子
において、 Ｎ型不純物がデポジションによって形成されるＮ０層の
シート抵抗を３００Ω／□から４００Ω／□としたこと
により、 低い定常損失と良好なターンオフ特性に加えて、良好な
ターンオン特性を得ることができるようにしたものであ
る。

Ｃ１従来の技術 逆導通サイリスクやゲート・ターンオフ・サイリスタ（
以下ＧＴＯと呼称）などの半導体素子は、Ｐ−Ｎ−−Ｐ
−Ｎの４層構造をもっている。このような素子を順阻止
電圧に対する高耐圧化を実現するには、空間電荷層がＰ
エミッタ層に突き抜けるのを防ぐために、Ｎ−ベース層
を厚くする必要があるが、このＮ−ベース層を厚くする
と順電圧降下が大きく、オン電圧が上昇する。この欠点
を除くために例えばＮ型基板を用いた場合には、この基
板に第４図に示すようなＰ−Ｎ−−Ｎ’″−Ｐ導電型の
順に半導体層を形成し、Ｎ”、Ｎ−層で高耐圧部を形成
する方法が採られている。

第４図はＰ−Ｎ−−Ｎ”−Ｐ各層の不純物濃度分布を示
したもので、比較的不純物濃度の高いＮ゛層をＮ−ベー
ス層に形成するとＮ４層で空間電荷層がＰエミッタ層に
突き抜けるのが防止できるためＮ−ベース層の薄い、す
なわち順電圧降下の小さい高順阻止電圧素子が得られる
。しかしながら、Ｎ−ベース層にＮ０層を形成しても、
必ずしも高耐圧でターンオン特性のよい素子が得られる
ものではなく、Ｎ°層の濃度と厚みが特性に大きな影す 響を与える。すなわちＮｆ層の濃度がある値より低濃度
であったり、あるいは厚みが薄かった場合には設計耐圧
に満たない電圧でパンチスルー現象を起こしてしまい高
耐圧化の目的を達することができない。また逆にある値
より高濃度であったり、厚かったりすると素子がターン
オンしない不都合が生ずる。しかも、このＮ°層を通常
の不純物拡散法のみで形成することは非常に困難である
問題点を有している。このため、第５図＆　””　ｄ　
ニ示すようなエピタキシャル成長法を併用して、上記問
題点を解決した例として特開昭６０−１３８９６８号公
報がある。第５図ａ　＝　ｄは上記例であり、この第５
図ａ　＝　ｄにおいて、まず、Ｎ型基板１１の片面にＮ
゛型不純物をデポジションしてデポジション層１２を形
成する（第５図ａ）。次にデポジション層１２にエピタ
キシャル成長層１３を形成する（第５図ｂ）。なお、成
長層１３は低ドーピングであればＮ型、Ｐ型いずれでも
よいがその後に加熱（１２００℃、１６５時間程度）し
て押し込み拡散を行うと、その拡散はＮ型基板１１の内
部方向とエピタキシャル成長層１３の両方向に進行して
第５図ＣのようなＮ゛層Ｉ４が形成される。その後、Ｐ
型不純物を両面から拡散してＰベース層■５及びＰエミ
ッタ層１６を形成する（第５図ｄ）。

上記第５図λ〜ｄを用いて良好なターンオン特性と耐圧
を向上させた半導体素子に特開昭６３−２０５９５４号
公報がある。この公報の半導体素子は第５図ａ　＝　ｄ
に示すような方法において、デポジション層のシート抵
抗を９０Ω／□から３００Ω／□の範囲に設定すると、
良好なターンオン特性と高耐圧が得られるものである。

そこで、さらに高耐圧化に伴うスイッチング損失の増加
を緩和する手段として前記Ｎ゛型（半導体層）不純物層
１４の一部をアノード電極まで達してアノード電極で短
絡した第６図に示すスイッチング半導体素子がある。こ
の半導体素子はＮ゛型不純物層をアノード電極で短絡す
ることによって、例えばゲートターンオフサイリスタ（
ＧＴＯ）に上記構成を用いて、ゲートによりターンオフ
した時に、Ｎベース中に残存する過剰キャリアを短絡部
より引き出すことで、この過剰キャリアの消滅過程で発
生する、いわゆるティル損失を減らす手段である。

特に、上記のようにＮ°型不純物層をアノード電極で短
絡した場合は、あたかもＰベース中に設けられた埋め込
みゲートのように、埋め込みゲートをＮベース中に設け
たようなもので、過剰キャリアの引き出し効果が高い。

Ｄ１発明が解決しようとする課題 上記第６図に示すスイッチング半導体素子のようにＮ°
型不純物層の一部をアノード電極で短絡すると、前述し
たデポジション層のシート抵抗が９０Ω／□から３００
Ω／□の範囲ではターンオン特性が悪くなってしまう新
たな問題が生じた。

この発明の目的はアノード電極でＮ°型不純物層を短絡
したスイッチング半導体素子においても良好なターンオ
ン特性を維持できるようにしたものである。

Ｅ０課題を解決するための手段 この発明はシリコンウェハーの主面にＮ型不純物をデポ
ジションし、その上にエピタキシャル成長によりＮ型拡
散層を形成し、そのＮ型拡散層の一部がアノード側まで
達してアノード電極を短絡したスイッチング半導体素子
において、前記デポジション層のシート抵抗を３００Ω
／□から４００Ω／□にしたことを特徴とするものであ
る。

Ｆ０作用 デポジション層のシート抵抗を３００Ω／□から４００
Ω／□の範囲に設定するとゲートトリガ感度が良好で、
かつターンオフ損失も小さくできる。

Ｇ、実施例 以下この発明の実施例を図面に基づいて説明する。

まず、第５図λ〜ｄに示すような手段でデポジション層
のシート抵抗が１００Ω／□、２００Ω／□、３００Ω
／０．４００Ω／□及び５００Ω／□のそれぞれ５種類
のＮ°型不純物層を有し、かつアノード電極を短絡した
スイッチング半導体素子を製造する。そして、短絡層は
第５図すの後、エピタキシャル成長面にリンを短絡する
パターン状に選択的にデポジションすることにより形成
する。このようにして製造した素子の代表的な不純物濃
度分布を第１図に示す。この第１図に示すスイッチング
半導体素子の順耐電圧は約９０００Ｖであった。

第２図及び第３図は上記各スイッチング半導体素子のゲ
ートトリガ感度１ｇｃ特性及びターンオフ損失を測定し
たものである。

第２図からゲートトリガ感度が著しく悪くなるのは、デ
ポジション層のシート抵抗が３００Ω／□以下である。

この理由としてはＰエミッタからのキャリアの注入が短
絡層によって抑制されているのに加え、さらにＮ゛型不
純物層のシート紙代が低すぎる、つまり濃度が高すぎる
ため、著しく抑制されてしまうからである。

また、第３図からデポジション層のシート抵抗が４００
Ω／□以上ではターンオフ損失が著しく大きくなってし
まうのはターンオフ時の過剰キャリアを引き出すＮ°型
不純物層の抵抗が大きくなりすぎて引き出し効果が著し
く弱くなるからである。

」−記第２図及び第３図からターンオフ特性を損なうこ
となく、かつ良好なターンオン特性が得られるのはデポ
ジション後のシート抵抗が３００Ω／□から４００Ω／
□の範囲となる。

Ｈ２発明の効果 以上述べたように、この発明によれば、Ｎ０型不純物層
を有し、アノード電極を短絡したスイッチング半導体素
子において、デポジション層のシート抵抗を３００Ω／
□から４００Ω／□の範囲に設定することにより、低い
損失で良好なターンオフ特性に加えて、良好なターンオ
ン特性が得られる利点がある。

【図面の簡単な説明】

第１図はこの発明の実施例による不純物濃度分布図、第
２図は実施例のゲートトリガ感度１．を特性図、第３図
は実施例のターンオフ損失特性図、第４図は不純物濃度
分布図、第５図ａ　＝　ｄはスイッチング半導体素子の
製造工程説明図、第６図はアノード電極短絡構造のスイ
ッチング半導体素子の概略構成図である。 １１・・・Ｎ型基板、１２・・・デポジション層、１３
・・・エピタキシャル成長層、１４・・・Ｎ型拡散層、
１５．１６・・・Ｐベース層及びＰエミッタ層。 外２名 第１図 実施例の不純物濃度分布図 不純物濃度分布図 （ａ） （ｂ） （Ｃ） 距離：（μｍ） （ｄ） 第２図 ゲートトリガ感度特性図 （釘口）ンート抵抗 第３図 ターンオフ損失特性図 （Ω／□）シート抵抗

Claims (1)

【特許請求の範囲】
1. （１）シリコンウェハーの主面にＮ型不純物をデポジシ
   ョンし、その上にエピタキシャル成長によりＮ型拡散層
   を形成し、そのＮ型拡散層の一部がアノード側まで達し
   てアノード電極を短絡したスイッチング半導体素子にお
   いて、 前記デポジション層のシート抵抗を３００Ω／□から４
   ００Ω／□にしたことを特徴とするスイッチング半導体
   素子。