JPS63186473A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS63186473A JPS63186473A JP62018934A JP1893487A JPS63186473A JP S63186473 A JPS63186473 A JP S63186473A JP 62018934 A JP62018934 A JP 62018934A JP 1893487 A JP1893487 A JP 1893487A JP S63186473 A JPS63186473 A JP S63186473A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- conductivity type
- gto
- base layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/221—Thyristors having amplifying gate structures, e.g. cascade configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、アノード・ショート構造のゲートターンオフ
サイリスクに関する。
サイリスクに関する。
（従来の技術）
ゲートターンオフサイリスク（以下、ＧＴＯと呼ぶ）は
、ゲート電極によりターンオンのみならずターンオフを
可能としたサイリスタである。
、ゲート電極によりターンオンのみならずターンオフを
可能としたサイリスタである。
ＧＴＯのゲートターンオフに要する時間即ちゲートター
ンオフ時間の長短は、ＧＴＯを使用する機器の使用周波
数限界を決定するので、極めて重要な特性である。この
ゲートターンオフ時間は、近年ＧＴＯの電力容量の増大
に伴い、ＧＴＯに用いるシリコン・ウェーハの直径およ
び厚さの増大のため益々長くなる傾向がある。これはＧ
ＴＯの高周波使用を難しくするため問題である。
ンオフ時間の長短は、ＧＴＯを使用する機器の使用周波
数限界を決定するので、極めて重要な特性である。この
ゲートターンオフ時間は、近年ＧＴＯの電力容量の増大
に伴い、ＧＴＯに用いるシリコン・ウェーハの直径およ
び厚さの増大のため益々長くなる傾向がある。これはＧ
ＴＯの高周波使用を難しくするため問題である。
この様な問題を解決するものとして、ｎベース層を一部
アノード電極に直接接続するいわゆるアノード・ショー
ト構造が提案されている（例えば、特公昭５５−１０１
４３号公報）。
アノード電極に直接接続するいわゆるアノード・ショー
ト構造が提案されている（例えば、特公昭５５−１０１
４３号公報）。
第５図は、アノード・ショート構造のＧＴＯの−例を示
す断面図である。ここで、１１はアノード電極、１２は
ｎエミッタ層（第１エミッタ層）、１３はｎベース層（
第１ベース層）、１４はｎベース層（第２ベース層）、
１５はｎエミッタ層（第２エミッタ層）、１６はゲート
電極、１７はカソード電極である。１８はｎベース層１
３の一部を表面に露出させてアノード電極１１と接続し
たアノード・ショート部分である。この構造のＧＴＯで
は、ターンオフ時に、アノード・ショーＩ・部分１８で
ｎベース層１３に蓄積されたキャリアをアノード電極１
１に排出することができるため、ターンオフ時間を短く
することができる。
す断面図である。ここで、１１はアノード電極、１２は
ｎエミッタ層（第１エミッタ層）、１３はｎベース層（
第１ベース層）、１４はｎベース層（第２ベース層）、
１５はｎエミッタ層（第２エミッタ層）、１６はゲート
電極、１７はカソード電極である。１８はｎベース層１
３の一部を表面に露出させてアノード電極１１と接続し
たアノード・ショート部分である。この構造のＧＴＯで
は、ターンオフ時に、アノード・ショーＩ・部分１８で
ｎベース層１３に蓄積されたキャリアをアノード電極１
１に排出することができるため、ターンオフ時間を短く
することができる。
一方策６図は、この様なＧＴＯに低比抵抗のｎバッファ
層１９を付加することにより、高比抵抗のｎベース層１
３を薄くし、以て素子のオン電圧の低減を図った構造で
ある（例えば、特開昭５５−１６５６７５号公報）。
層１９を付加することにより、高比抵抗のｎベース層１
３を薄くし、以て素子のオン電圧の低減を図った構造で
ある（例えば、特開昭５５−１６５６７５号公報）。
第７図は、このｎバッファ層を付加した従来のＧＴＯの
不純物濃度分布（第６図のＡ−Ａ’位置）を示す。
不純物濃度分布（第６図のＡ−Ａ’位置）を示す。
ところがこのような低比抵抗のｎバッファ層を設けると
、オン電圧が低下すると共に、ターンオフ特性の改善が
図られるが、逆にゲートトリガ感度は劣化してしまうと
いう問題があった。これは、ｐエミッタ、ｎベースおよ
びｐベースにより構成されるｐｎｐ トランジスタの等
価回路中、第８図に示すようにベース・エミッタ間のシ
ョート抵抗ＲＳが小さくなり過ぎるためである。
、オン電圧が低下すると共に、ターンオフ特性の改善が
図られるが、逆にゲートトリガ感度は劣化してしまうと
いう問題があった。これは、ｐエミッタ、ｎベースおよ
びｐベースにより構成されるｐｎｐ トランジスタの等
価回路中、第８図に示すようにベース・エミッタ間のシ
ョート抵抗ＲＳが小さくなり過ぎるためである。
（発明が解決しようとする問題点）
以上のように従来のｎバッファ層を有するアノード・シ
ョート構造のＧＴＯでは、ｎバッファ層の付加によりゲ
ートトリガ感度が低下する、という問題があった。
ョート構造のＧＴＯでは、ｎバッファ層の付加によりゲ
ートトリガ感度が低下する、という問題があった。
本発明はこの問題を解決し、ｎバッファを有するアノー
ド・ショート構造をもち、しかも十分高いトリガ感度を
もっＧＴＯを提供することを目的とする。
ド・ショート構造をもち、しかも十分高いトリガ感度を
もっＧＴＯを提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明にかかるＧＴＯは、第１導電型の第１エミッタ層
、第２導電型の第１ベース層、第１導電型の第２ベース
層および第２導電型の第２エミッタ層からなるｐｎ ｐ
ｎ ｈ’４造を基本とし、第１エミッタ層にこれと第１
ベース層間を短絡するように設けられた第１エミッタ電
極、第２エミッタ層に第２エミッタ電極、第２ベース層
にゲート電極をそれぞれ有し、かつ第１ベース層の第１
エミッタ層側表面部に第２導電型低比抵抗バッファ層を
有するＧＴＯにおいて、前記低比抵抗バッファ層の層抵
抗ρＳＮ［Ω／口〕を、 ４００≦ｐＳＮ≦１００００ に設定したことを特徴とする。
、第２導電型の第１ベース層、第１導電型の第２ベース
層および第２導電型の第２エミッタ層からなるｐｎ ｐ
ｎ ｈ’４造を基本とし、第１エミッタ層にこれと第１
ベース層間を短絡するように設けられた第１エミッタ電
極、第２エミッタ層に第２エミッタ電極、第２ベース層
にゲート電極をそれぞれ有し、かつ第１ベース層の第１
エミッタ層側表面部に第２導電型低比抵抗バッファ層を
有するＧＴＯにおいて、前記低比抵抗バッファ層の層抵
抗ρＳＮ［Ω／口〕を、 ４００≦ｐＳＮ≦１００００ に設定したことを特徴とする。
（作用）
以上のように低比抵抗バッファ層の層抵抗を最適化する
ことにより、ターンオフ時間が短くしかもゲートトリガ
感度の十分に高いＧＴＯを得ることができる。
ことにより、ターンオフ時間が短くしかもゲートトリガ
感度の十分に高いＧＴＯを得ることができる。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例のＧＴＯを示す断面図である。ここで
、１はアノード電極（第１エミッタ電極）、２はｎエミ
ッタ層（第１エミッタ層）、３は低比抵抗ｎバッファ層
、４はｎベース層（第１ベース層）、５はｎベース層（
第２ベース層）、６はｎエミッタ層（第２エミッタ層）
、７はゲート電極、８はカソード電極（第２エミッタ電
極）である。以上の基本構造は従来の第６図のものと同
様である。
、１はアノード電極（第１エミッタ電極）、２はｎエミ
ッタ層（第１エミッタ層）、３は低比抵抗ｎバッファ層
、４はｎベース層（第１ベース層）、５はｎベース層（
第２ベース層）、６はｎエミッタ層（第２エミッタ層）
、７はゲート電極、８はカソード電極（第２エミッタ電
極）である。以上の基本構造は従来の第６図のものと同
様である。
第２図は、この実施例のＧＴＯのＡ−Ａ’での不純物濃
度分布を示す。第７図と比較して明らかなようにこの実
施例では、ｎバッファ層３の不純物濃度が従来より低く
なっており、その層抵抗ρＳＮが、４００〜１００００
［Ω／口］に設定されている。
度分布を示す。第７図と比較して明らかなようにこの実
施例では、ｎバッファ層３の不純物濃度が従来より低く
なっており、その層抵抗ρＳＮが、４００〜１００００
［Ω／口］に設定されている。
なお層抵抗ρＳＮとは、拡散層の平均比抵抗をρ ［Ω
・ａ］、厚さをＷ［ｃ１１］ とした時、ρＳＮ−ρ／
Ｗ で表わされる量である。この層抵抗は、ＧＴＯのアノー
ド側からｎエミッタ層をエツチングして除去し、露出し
たｎバッファ層表面に４本のブローブを接触させる４探
針法を用いて容易に求めることができる。また、ｎバッ
ファ層の不純物濃度分布を深さ方向の位置関数ＸでＮ
（ｘ）と表わし、電子の移動度をμ（Ｘ）、単位電荷を
ｑとすれば、ρ５Ｈ−１／［ｑ、ｆ μ（ｘ）Ｎ （
ｘ、）ｄｘ］で表わされる。ここでＡ、Ｂはｎバッファ
層の厚み方向の範囲を示す。
・ａ］、厚さをＷ［ｃ１１］ とした時、ρＳＮ−ρ／
Ｗ で表わされる量である。この層抵抗は、ＧＴＯのアノー
ド側からｎエミッタ層をエツチングして除去し、露出し
たｎバッファ層表面に４本のブローブを接触させる４探
針法を用いて容易に求めることができる。また、ｎバッ
ファ層の不純物濃度分布を深さ方向の位置関数ＸでＮ
（ｘ）と表わし、電子の移動度をμ（Ｘ）、単位電荷を
ｑとすれば、ρ５Ｈ−１／［ｑ、ｆ μ（ｘ）Ｎ （
ｘ、）ｄｘ］で表わされる。ここでＡ、Ｂはｎバッファ
層の厚み方向の範囲を示す。
上記のような範囲にｎバッファ層の層抵抗を設定する根
拠、およびその様な範囲に設定したことによる効果を、
次に実験データに基づいて説明する。なお実験に用いた
ＧＴＯは、高抵抗ｎベース層がｐ−３００Ω・Ｇ１厚み
が４００１ｔｍで３３辺ｍφのものである。
拠、およびその様な範囲に設定したことによる効果を、
次に実験データに基づいて説明する。なお実験に用いた
ＧＴＯは、高抵抗ｎベース層がｐ−３００Ω・Ｇ１厚み
が４００１ｔｍで３３辺ｍφのものである。
第３図は、ｎバッファ層の不純物濃度を変えて層抵抗ρ
ＳＮを変化させた場合のゲートトリガ感度ＪＯＴ （
ＧＴＯをターンオンさせるためにゲート電極７とカソー
ド電極８の間に流す最小電流）を測定した結果である。
ＳＮを変化させた場合のゲートトリガ感度ＪＯＴ （
ＧＴＯをターンオンさせるためにゲート電極７とカソー
ド電極８の間に流す最小電流）を測定した結果である。
このデータから、層抵抗ρＳＮが４００Ω／口以上にお
いてゲートトリガ感度１ｃｙ−１００ｍＡ程度と十分に
小さい値になるが、ρが４００Ω／口より小さいとゲー
トトリガ感度は著しく低下ｔ、ｃ”ｒｏをターンオンさ
せるためには大きなゲート回路を必要とすることになる
。
いてゲートトリガ感度１ｃｙ−１００ｍＡ程度と十分に
小さい値になるが、ρが４００Ω／口より小さいとゲー
トトリガ感度は著しく低下ｔ、ｃ”ｒｏをターンオンさ
せるためには大きなゲート回路を必要とすることになる
。
一方ｎバッファ層は、ＧＴＯに順方向電圧が印加された
時の空乏層の拡がりを抑制し耐圧を向上させる働きを有
するが、その不純物濃度が低いとその効果が低減する。
時の空乏層の拡がりを抑制し耐圧を向上させる働きを有
するが、その不純物濃度が低いとその効果が低減する。
第４図は、ｎバッファ層の層抵抗ρＳ↑とＧＴＯの順方
向耐圧の関係を測定した結果である。
向耐圧の関係を測定した結果である。
このデータから、ρＳＴが１００００Ω／口以下であれ
ば、耐圧の劣化がないことが分かる。
ば、耐圧の劣化がないことが分かる。
以上のようにこの実施例によれば、ｎバッファ層の層抵
抗を規定することによりゲートトリガ感度を最適化する
ことができる。
抗を規定することによりゲートトリガ感度を最適化する
ことができる。
なお本発明は上記実施例に限られるものではなく、ター
ンオンを光信号により行う光トリガ式ＧＴＯやＳＩサイ
リスタにも同様に適用することができる。
ンオンを光信号により行う光トリガ式ＧＴＯやＳＩサイ
リスタにも同様に適用することができる。
［発明の効果］
以上述べたように本発明によれば、ｎバッファ層の層抵
抗を従来より低い範囲で最適値に設定することにより、
ゲートトリガ感度と耐圧の協調をとった高性能のＧＴＯ
を得ることができる。
抗を従来より低い範囲で最適値に設定することにより、
ゲートトリガ感度と耐圧の協調をとった高性能のＧＴＯ
を得ることができる。
第１図は本発明の一実施例のＧＴＯを示す断面図、第２
図はその不純物濃度分布を示す図、第３図はゲートトリ
ガ感度とｎバッファ層の層抵抗の関係を示す図、第４図
は同じく耐圧と層抵抗の関係を示す図、第５図は従来の
ＧＴＯを示す断面図、第６図は改良型の従来例のＧＴＯ
を示す断面図、第７図はその不純物濃度分布を示す図、
第８図はアノード・ショート構造ＧＴＯのｐｎｐ ）ラ
ンジスタ部の等価回路図である。 １・・・アノード電極（第１エミッタ電極）、２・・・
ｐエミッタ層（第１エミッタ層）、３・・・低比抵抗ｎ
バッファ層、３・・・ｎベース層（第１ベース層）、５
・・・ｎベース層（第２ベース層）、６・・・ｎエミッ
タ層（第２エミッタ層）、７・・・ゲート電極、８・・
・カソード電極（第２エミッタ電極）。 出願人代理人 弁理士 鈴江武彦 １ｏ２ ２ ４ ８１０３ １０４ρＳＮ
（Ω１０１ 第３図 ／）ＳＮ ［”Ω１０１ 第４図 第５図 第６図 第７図 第８図
図はその不純物濃度分布を示す図、第３図はゲートトリ
ガ感度とｎバッファ層の層抵抗の関係を示す図、第４図
は同じく耐圧と層抵抗の関係を示す図、第５図は従来の
ＧＴＯを示す断面図、第６図は改良型の従来例のＧＴＯ
を示す断面図、第７図はその不純物濃度分布を示す図、
第８図はアノード・ショート構造ＧＴＯのｐｎｐ ）ラ
ンジスタ部の等価回路図である。 １・・・アノード電極（第１エミッタ電極）、２・・・
ｐエミッタ層（第１エミッタ層）、３・・・低比抵抗ｎ
バッファ層、３・・・ｎベース層（第１ベース層）、５
・・・ｎベース層（第２ベース層）、６・・・ｎエミッ
タ層（第２エミッタ層）、７・・・ゲート電極、８・・
・カソード電極（第２エミッタ電極）。 出願人代理人 弁理士 鈴江武彦 １ｏ２ ２ ４ ８１０３ １０４ρＳＮ
（Ω１０１ 第３図 ／）ＳＮ ［”Ω１０１ 第４図 第５図 第６図 第７図 第８図
Claims (1)
- 【特許請求の範囲】 第１導電型の第１エミッタ層、第２導電型の第１ベース
層、第１導電型の第２ベース層および第２導電型の第２
エミッタ層からなるｐｎｐｎ構造を基本とし、第１エミ
ッタ層にこれと第１ベース層間を短絡するように設けら
れた第１エミッタ電極、第２エミッタ層に第２エミッタ
電極、第２ベース層にゲート電極をそれぞれ有し、かつ
第１ベース層の第１エミッタ層側表面部に第２導電型の
低比抵抗バッファ層を有するゲートターンオフサイリス
タにおいて、前記低比抵抗バッファ層の層抵抗ρ＿Ｓ＿
Ｎ［Ω／□］が、 ４００≦ρ＿Ｓ＿Ｎ≦１００００ に設定されていることを特徴とするゲートターオフサイ
リスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018934A JP2633544B2 (ja) | 1987-01-29 | 1987-01-29 | ゲートターンオフサイリスタ |
| EP87117692A EP0270975B1 (en) | 1986-12-01 | 1987-11-30 | Semiconductor switching device with anode shorting structure |
| DE3750743T DE3750743T2 (de) | 1986-12-01 | 1987-11-30 | Halbleiter-Schaltanordnung mit einer Anodenkurzschlussstruktur. |
| US07/474,238 US5028974A (en) | 1986-12-01 | 1990-02-05 | Semiconductor switching device with anode shortening structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018934A JP2633544B2 (ja) | 1987-01-29 | 1987-01-29 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63186473A true JPS63186473A (ja) | 1988-08-02 |
| JP2633544B2 JP2633544B2 (ja) | 1997-07-23 |
Family
ID=11985471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62018934A Expired - Fee Related JP2633544B2 (ja) | 1986-12-01 | 1987-01-29 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633544B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162767A (ja) * | 1988-12-15 | 1990-06-22 | Meidensha Corp | スイッチング半導体素子 |
| JPH03136372A (ja) * | 1989-10-23 | 1991-06-11 | Fuji Electric Co Ltd | Ｍｏｓコントロールサイリスタ |
| JPH0468573A (ja) * | 1990-07-10 | 1992-03-04 | Toshiba Corp | 半導体装置 |
| US5459338A (en) * | 1992-02-20 | 1995-10-17 | Hitachi, Ltd. | Gate turn-off thyristor and power convertor using the same |
| EP0662719B1 (en) * | 1993-12-27 | 2001-07-11 | Harris Corporation | An apparatus and method for increasing breakdown voltage ruggedness in semiconductor devices |
-
1987
- 1987-01-29 JP JP62018934A patent/JP2633544B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162767A (ja) * | 1988-12-15 | 1990-06-22 | Meidensha Corp | スイッチング半導体素子 |
| JPH03136372A (ja) * | 1989-10-23 | 1991-06-11 | Fuji Electric Co Ltd | Ｍｏｓコントロールサイリスタ |
| JPH0468573A (ja) * | 1990-07-10 | 1992-03-04 | Toshiba Corp | 半導体装置 |
| US5459338A (en) * | 1992-02-20 | 1995-10-17 | Hitachi, Ltd. | Gate turn-off thyristor and power convertor using the same |
| EP0662719B1 (en) * | 1993-12-27 | 2001-07-11 | Harris Corporation | An apparatus and method for increasing breakdown voltage ruggedness in semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2633544B2 (ja) | 1997-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108389901B (zh) | 一种载流子存储增强型超结igbt | |
| JPH07105496B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH0661497A (ja) | 半導体装置およびその製造方法 | |
| JP3165480B2 (ja) | ターンオフサイリスタ | |
| JPS63186473A (ja) | ゲ−トタ−ンオフサイリスタ | |
| SU1088676A3 (ru) | Тиристор | |
| JP3180875B2 (ja) | 絶縁ゲート型サイリスタ | |
| JPH06112494A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US5684306A (en) | Insulated gate thyristor | |
| CN112825328B (zh) | 半导体装置 | |
| JPS60187058A (ja) | 半導体装置 | |
| JP3239738B2 (ja) | 半導体装置及びその製造方法 | |
| JP3789580B2 (ja) | 高耐圧半導体装置 | |
| JP3124611B2 (ja) | Ｍｏｓアノードショート補助ゲート構造を有する半導体素子 | |
| JP2851027B2 (ja) | バッファを有する半導体スイッチング素子 | |
| JPS63265465A (ja) | 半導体装置 | |
| JP3180879B2 (ja) | 絶縁ゲート型サイリスタ | |
| JPS5933988B2 (ja) | 静電誘導形サイリスタ | |
| JPH04320377A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP3160330B2 (ja) | Ｍｏｓアノードショート構造を有する半導体素子 | |
| JP2630080B2 (ja) | ゲートターンオフサイリスタ | |
| JPH0136711B2 (ja) | ||
| JPH07302898A (ja) | Ｍｏｓ半導体素子およびその制御方法 | |
| JPH01125864A (ja) | 自己消弧型半導体装置 | |
| JP3180872B2 (ja) | 絶縁ゲートサイリスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |