JPH02163828A - データ処理装置 - Google Patents
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- JPH02163828A JPH02163828A JP31896988A JP31896988A JPH02163828A JP H02163828 A JPH02163828 A JP H02163828A JP 31896988 A JP31896988 A JP 31896988A JP 31896988 A JP31896988 A JP 31896988A JP H02163828 A JPH02163828 A JP H02163828A
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- signal
- bytes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロコンピュータ等のデータ処理装置
に関し、特に命令の先取り処理の改良に関する。
に関し、特に命令の先取り処理の改良に関する。
バスのアイドル周期を利用して次の命令を予め取り込む
命令の先取り機能は、バスを介してデータ処理を行うマ
イクロコンピュータ等のデータ処理装置の命令実行時間
の短縮に大きく寄与する。
命令の先取り機能は、バスを介してデータ処理を行うマ
イクロコンピュータ等のデータ処理装置の命令実行時間
の短縮に大きく寄与する。
第４図は命令キューバッファを内蔵し、命令先取り機能
を有するバスインターフェース装置を備えたバス幅１６
ビツトの１６ビツトマイクロコンービユータの命令先取
り機能に関連する部分を示すブロック図である。図にお
いてｌは先取りした命令コードを１バイト毎に格納する
命令キューバッファであり、ここでは３つの１バイトの
バッファ１ａ。
を有するバスインターフェース装置を備えたバス幅１６
ビツトの１６ビツトマイクロコンービユータの命令先取
り機能に関連する部分を示すブロック図である。図にお
いてｌは先取りした命令コードを１バイト毎に格納する
命令キューバッファであり、ここでは３つの１バイトの
バッファ１ａ。
ｌｂ、 ｌｃから構成されている。該命令キューバッフ
ァ１には、図示しないメモリからフェッチサイクル毎に
データバスＤＢ上に読み出された命令コードがバッファ
ｌａ、 ｌｂ、 ｌｃに各別に対応する入力ゲート２，
３．４を介して格納される。どの入力ゲート２゜３．４
を開閉するかは、それに接続された入力ポインタ５から
のゲート１３号によって指示されている。
ァ１には、図示しないメモリからフェッチサイクル毎に
データバスＤＢ上に読み出された命令コードがバッファ
ｌａ、 ｌｂ、 ｌｃに各別に対応する入力ゲート２，
３．４を介して格納される。どの入力ゲート２゜３．４
を開閉するかは、それに接続された入力ポインタ５から
のゲート１３号によって指示されている。
また入力ポインタ５のゲート信号は命令コードが命令キ
ューバッファに格納される毎に更新され、常に次のフェ
ッチサイクルによって取られた命令コードを格納する命
令キューバッファｌのバッフｙ１ａ＋ ｌｂ、 ｌｃに
対応する入力ゲート２，３．４を指示する。
ューバッファに格納される毎に更新され、常に次のフェ
ッチサイクルによって取られた命令コードを格納する命
令キューバッファｌのバッフｙ１ａ＋ ｌｂ、 ｌｃに
対応する入力ゲート２，３．４を指示する。
一方命令キューバッファｌの夫々のバッファｌａ。
ｌｂ、 ｌｃは出力ポインタ９からのゲート信号が与え
られる出力ゲート６，７．８を介して図示しないＣＰ（
１（中央演算処理装置）に接続され、そこに格納された
命令コードはＣＰＵからの要求により、出力ゲー トロ
、７．８を介してＣＰ［Ｉに送られる。
られる出力ゲート６，７．８を介して図示しないＣＰ（
１（中央演算処理装置）に接続され、そこに格納された
命令コードはＣＰＵからの要求により、出力ゲー トロ
、７．８を介してＣＰ［Ｉに送られる。
どのバッファｌａ、 ｌｂ、 ｌｃに格納されている命
令コードをＣＰＵに送るかは、出力ポインタ９からのゲ
ート信号により指示され、出力ポインタ９は格納されて
いる命令コードのうち最先にフェッチされた命令コード
を格納しているバッファ１ａ＋ ｌｂ＋１０に対応する
出力ゲー）６，７．８を指示する。
令コードをＣＰＵに送るかは、出力ポインタ９からのゲ
ート信号により指示され、出力ポインタ９は格納されて
いる命令コードのうち最先にフェッチされた命令コード
を格納しているバッファ１ａ＋ ｌｂ＋１０に対応する
出力ゲー）６，７．８を指示する。
またカウンタ１０はマイクロコンピュータの基本動作周
期に基づくマシンサイクル毎に、現在命令キューバッフ
ァ１内に存在する命令コードのバイト数に、フェッチに
よって新しく命令キューバッファ１に格納される命令コ
ードのバイト数を加え、さらにＣＰｕへ送るために命令
キューバソファｌから取り出される命令コードのバイト
数を引くという演算を行い、命令キューバッファ１内に
存在する命令コードのバイト数（この例では０〜３）を
計算し、その結果を０ビット格納信号ｌ５Ｐ０．１ビッ
ト格納信号ｒｓｐ ｔの２ビツトの格納信号として出力
する。
期に基づくマシンサイクル毎に、現在命令キューバッフ
ァ１内に存在する命令コードのバイト数に、フェッチに
よって新しく命令キューバッファ１に格納される命令コ
ードのバイト数を加え、さらにＣＰｕへ送るために命令
キューバソファｌから取り出される命令コードのバイト
数を引くという演算を行い、命令キューバッファ１内に
存在する命令コードのバイト数（この例では０〜３）を
計算し、その結果を０ビット格納信号ｌ５Ｐ０．１ビッ
ト格納信号ｒｓｐ ｔの２ビツトの格納信号として出力
する。
カウンタから出力された０ビット格納信号ｌ５Ｐ０゜１
ビット格納信号ｒｓｐ ｉは起動条件判定回路１１に与
えられる。起動条件判定回路１１は、この２つの信号Ｉ
ＳＰ Ｏ，ＩＳＰ Ｉと、後述する各信号シＤＡ、ＣＬ
Ｉン１１ＤＹＱ、 ＢＵＳＹ、ａにより命令の先取りを
行うバスサイクルを起動するか否かを判定し、この結果
を起動信号Ｊｌｌとして出力する。ここで信号νＤＡは
ＣＰｕがバスインターフェース装置に対してデータのり
−ド／ライトを要求する信号であり、この要求は命令コ
ードの先取りよりも優先される。信号ＣＬＲは、分岐命
令の実ｊテにより先取りした命令コードが無効になると
き“Ｌ″になるものであり、この信号ＣＬＲがＬ”にな
ると、人出カポインタ５゜９及びカウンタ１０は初期化
され、命令キューバッファ１の中身は空になる。この場
合には、信号ＶＤＡよりも優先してこの信号ＣＬＲによ
ってフェッチサイクルの起動が要求される。信号ＲＤＹ
ＱはＣＰＵから命令コードの要求があるときに、命令キ
ューバソファｌ内にその命令コードが先取りされていな
い場合に“Ｌ”になる信号であり、この場合も信号ＶＤ
Ａに優先してフェッチサイクルの起動が要求される。信
号口は、これが“Ｌ″のときに、現在フェッチ又はデー
タのり一ド／ライトのためにバスが使用中であることを
示し、このためＢＵＳＹ ＝１Ｌ″の間は新しいフェッ
チサイクルは起動できない。
ビット格納信号ｒｓｐ ｉは起動条件判定回路１１に与
えられる。起動条件判定回路１１は、この２つの信号Ｉ
ＳＰ Ｏ，ＩＳＰ Ｉと、後述する各信号シＤＡ、ＣＬ
Ｉン１１ＤＹＱ、 ＢＵＳＹ、ａにより命令の先取りを
行うバスサイクルを起動するか否かを判定し、この結果
を起動信号Ｊｌｌとして出力する。ここで信号νＤＡは
ＣＰｕがバスインターフェース装置に対してデータのり
−ド／ライトを要求する信号であり、この要求は命令コ
ードの先取りよりも優先される。信号ＣＬＲは、分岐命
令の実ｊテにより先取りした命令コードが無効になると
き“Ｌ″になるものであり、この信号ＣＬＲがＬ”にな
ると、人出カポインタ５゜９及びカウンタ１０は初期化
され、命令キューバッファ１の中身は空になる。この場
合には、信号ＶＤＡよりも優先してこの信号ＣＬＲによ
ってフェッチサイクルの起動が要求される。信号ＲＤＹ
ＱはＣＰＵから命令コードの要求があるときに、命令キ
ューバソファｌ内にその命令コードが先取りされていな
い場合に“Ｌ”になる信号であり、この場合も信号ＶＤ
Ａに優先してフェッチサイクルの起動が要求される。信
号口は、これが“Ｌ″のときに、現在フェッチ又はデー
タのり一ド／ライトのためにバスが使用中であることを
示し、このためＢＵＳＹ ＝１Ｌ″の間は新しいフェッ
チサイクルは起動できない。
第５図は起動条件判定回路の構成を示す回路図であり、
いま、命令キューバソファｌに先取りされた命令コード
のバイト数が１以下であり、他の信号■Ａ、 ＣＬＲ，
ＲＤ脣、百による条件が満足されたときに命令を先取り
するバスサイクルを起動させることとなる。ここで命令
先取りのための起動条件が、命令キューバッファｌが３
バイトあるにも拘わらず、現在の命令キューバソファ１
内の命令コードのバイト数が２以下ではなく、１以下に
なっている理由は、このマイクロコンピュータのデータ
バス幅が１６ビントになっているからである。
いま、命令キューバソファｌに先取りされた命令コード
のバイト数が１以下であり、他の信号■Ａ、 ＣＬＲ，
ＲＤ脣、百による条件が満足されたときに命令を先取り
するバスサイクルを起動させることとなる。ここで命令
先取りのための起動条件が、命令キューバッファｌが３
バイトあるにも拘わらず、現在の命令キューバソファ１
内の命令コードのバイト数が２以下ではなく、１以下に
なっている理由は、このマイクロコンピュータのデータ
バス幅が１６ビントになっているからである。
即ちバス幅が１６ビツト （＝２バイト）の場合、偶数
番地よりフェッチを行うと、−度のバスサイクルで２バ
イトの命令コードがフェッチできるからである。もちろ
ん起動条件を２バイト以下にすることはできるが、命令
キューバッファＩ内の命令コードのバイト数が２バイト
のとき、１ハイトシか空がないので、偶数番地よりフェ
ッチを行っても１バイト分の命令コードしか格納できず
、これにより次のフェッチサイクルは奇数番地からとな
り、このサイクルでもｌバイトの命令コードしかフェッ
チできない。従って起動条件を２バイ）・以下にしても
あまりメリットがない。
番地よりフェッチを行うと、−度のバスサイクルで２バ
イトの命令コードがフェッチできるからである。もちろ
ん起動条件を２バイト以下にすることはできるが、命令
キューバッファＩ内の命令コードのバイト数が２バイト
のとき、１ハイトシか空がないので、偶数番地よりフェ
ッチを行っても１バイト分の命令コードしか格納できず
、これにより次のフェッチサイクルは奇数番地からとな
り、このサイクルでもｌバイトの命令コードしかフェッ
チできない。従って起動条件を２バイ）・以下にしても
あまりメリットがない。
以上の前提により、この起動条件判定回路１１ではビッ
ト１格納信号ＩＳＰ １の“Ｌ”により命令コ−ドが１
以下であることを判定する。以下にこの回路１１の構成
を第５図に従い説明する。
ト１格納信号ＩＳＰ １の“Ｌ”により命令コ−ドが１
以下であることを判定する。以下にこの回路１１の構成
を第５図に従い説明する。
ビット１格納信号ＩＳＰ １はインバータ２２を介して
ＮＡＮＩ）ゲー１−２０の一端に与えられ、その他端に
は信号■＾が与えられる。ＮＡＮＤゲート２０の出力信
号、信号ＣＬＲ及び信号面はＮＡＮＤゲー目８に与えら
れ、その出力信号と信号ＢＩＩＳＹはＮＡＮＤゲー目９
に与えられ、そこから起動信号ゴ■が出力される。
ＮＡＮＩ）ゲー１−２０の一端に与えられ、その他端に
は信号■＾が与えられる。ＮＡＮＤゲート２０の出力信
号、信号ＣＬＲ及び信号面はＮＡＮＤゲー目８に与えら
れ、その出力信号と信号ＢＩＩＳＹはＮＡＮＤゲー目９
に与えられ、そこから起動信号ゴ■が出力される。
次に従来装置の動作について説明する。
あることを示すビットｌ格納信号ｌ５Ｐｌ＝“Ｌ′がイ
ンバータ２２に与えられると、それがインバータ２２で
反転されて“Ｈ”となり、ＮＡＮＯゲート２０に与えら
れる。そしてＮＡＮＤゲー目８の出力信号は、信号ＲＤ
ＹＩＩＩ、 ｉＴＲ及びＮＡＮＯゲート２０の出力信号
のうち、いずれか１つの信号が“Ｌ”のときに“Ｈ″と
なり、信号ＢＩＩＳＹ−“Ｈ”により、起動信号］ｎ−
“Ｌ″が出力される。従ってビット１格納信号＝“Ｌ″
の場合に信号面１同ＣＬＲ＝“Ｈ”のときは、信号ＶＤ
Ａ、同ＢＵＳＹ＝ ” Ｈ”のときに起動信号Ｊ１１＝
” Ｌ ”が出力され、命令コードをフェッチするた
めのバスサイクル（＝フェッチサイクル）が実行される
。また信号■■＝“Ｌ″のときは、他の信号が条件を満
たしていても起動信号ユ■＝“Ｌ”は出力されない。
ンバータ２２に与えられると、それがインバータ２２で
反転されて“Ｈ”となり、ＮＡＮＯゲート２０に与えら
れる。そしてＮＡＮＤゲー目８の出力信号は、信号ＲＤ
ＹＩＩＩ、 ｉＴＲ及びＮＡＮＯゲート２０の出力信号
のうち、いずれか１つの信号が“Ｌ”のときに“Ｈ″と
なり、信号ＢＩＩＳＹ−“Ｈ”により、起動信号］ｎ−
“Ｌ″が出力される。従ってビット１格納信号＝“Ｌ″
の場合に信号面１同ＣＬＲ＝“Ｈ”のときは、信号ＶＤ
Ａ、同ＢＵＳＹ＝ ” Ｈ”のときに起動信号Ｊ１１＝
” Ｌ ”が出力され、命令コードをフェッチするた
めのバスサイクル（＝フェッチサイクル）が実行される
。また信号■■＝“Ｌ″のときは、他の信号が条件を満
たしていても起動信号ユ■＝“Ｌ”は出力されない。
従来のマイクロコンピュータでは、命令キューバッファ
のバイト数が３バイトであり、データバス幅が１６ビノ
トの場合は、命令先取り機能の起動の判定条件を、命令
キューバッファに先取りされている命令コードのバイト
数が１バイト以下のときにしたが、例えばこのマイクロ
コンピュータがデータバス幅が８ビツトと１６ビツトと
の２種類に切り替える機能をもつような場合で、データ
バス幅が８ピントで動作するときは、この判定条件を２
バイト以下としたほうが、３バイトの命令キューバソフ
ァを最大限に活用できる。また分岐命令の実行により信
号ＣＬＲ＝“Ｌ”となり、プログラムの実行の流れが変
わる時は、それまで先取りされた命令コードは無効とな
り捨てられてしまう。
のバイト数が３バイトであり、データバス幅が１６ビノ
トの場合は、命令先取り機能の起動の判定条件を、命令
キューバッファに先取りされている命令コードのバイト
数が１バイト以下のときにしたが、例えばこのマイクロ
コンピュータがデータバス幅が８ビツトと１６ビツトと
の２種類に切り替える機能をもつような場合で、データ
バス幅が８ピントで動作するときは、この判定条件を２
バイト以下としたほうが、３バイトの命令キューバソフ
ァを最大限に活用できる。また分岐命令の実行により信
号ＣＬＲ＝“Ｌ”となり、プログラムの実行の流れが変
わる時は、それまで先取りされた命令コードは無効とな
り捨てられてしまう。
従って命令キューバッファのバイト数が大きい場合に判
定条件のバイト数を大きくすると先取りされている命令
コードが多くなり、このときに分岐命令の多いプログラ
ムを実行すると、先取りされた命令コードが無効になる
ことが多く、これによる処理時間の遅延等の損失が問題
となる。
定条件のバイト数を大きくすると先取りされている命令
コードが多くなり、このときに分岐命令の多いプログラ
ムを実行すると、先取りされた命令コードが無効になる
ことが多く、これによる処理時間の遅延等の損失が問題
となる。
この発明は上記のような従来技術の問題点を解決するた
めになされたものであり、命令先取り機能の起動の判定
条件の命令キューバッファのハイド数の判定値をデータ
バス幅及びソフ］・ウェアの命令内容に応じて任意に変
更することにより、命令キューバソファを最大限利用で
き、また先取りされた命令コードの損失を防止しうるデ
ータ処理装置を提供することを目的とする。
めになされたものであり、命令先取り機能の起動の判定
条件の命令キューバッファのハイド数の判定値をデータ
バス幅及びソフ］・ウェアの命令内容に応じて任意に変
更することにより、命令キューバソファを最大限利用で
き、また先取りされた命令コードの損失を防止しうるデ
ータ処理装置を提供することを目的とする。
この発明に係るデータ処理装置は、命令の先取りの実行
の判定に用いる判定値を設定する判定値設定手段と、こ
の判定値を命令キューバッファ内の格納バイト数とを比
較する比較手段とを設け、判定値が格納バイト数より大
きいとき、命令の先取りを行うものである。
の判定に用いる判定値を設定する判定値設定手段と、こ
の判定値を命令キューバッファ内の格納バイト数とを比
較する比較手段とを設け、判定値が格納バイト数より大
きいとき、命令の先取りを行うものである。
この発明においては、命令の先取りの判定のための判定
値を任意に設定することができる。
値を任意に設定することができる。
以下、この発明をその一実施例を示す図面に基づいて説
明する。
明する。
第１図はこの発明に係るデータ処理装置であるバスｌ１
ｉ１６ビツトの１６ビツトマイクロコンピユータの命令
先取り機能に関連する部分を示すブロック口である。図
において１は先取りした命令コードを１バイト毎に格納
する命令キューバッファであり、ここでは３つの１バイ
トのバッファｌａ、 ｉｂ。
ｉ１６ビツトの１６ビツトマイクロコンピユータの命令
先取り機能に関連する部分を示すブロック口である。図
において１は先取りした命令コードを１バイト毎に格納
する命令キューバッファであり、ここでは３つの１バイ
トのバッファｌａ、 ｉｂ。
１ｃから構成されている。該命令キューバッファｌには
、図示しないメモリからフェッチサイクル毎にデータバ
スＤＢ上に読み出された命令コードがバッファｌａ、
ｌｂ、 ｌｃに各別に対応する入力ゲート２３．４を介
して格納される。
、図示しないメモリからフェッチサイクル毎にデータバ
スＤＢ上に読み出された命令コードがバッファｌａ、
ｌｂ、 ｌｃに各別に対応する入力ゲート２３．４を介
して格納される。
どの人ノＪゲー１−２．３．４を開閉するかは、それに
接続された入力ポインタ５からのゲート信号によって指
示されている。また入力ポインタ５のゲート信号は命令
コードが命令キューバッファ１に格納される毎に更新さ
れ、常に次のフェッチサイクルによって採られた命令コ
ードを格納する命令ギューバッファ１のバッファｌａ、
Ｉｂ、 Ｉｃに対応する入力ゲート２，３．４を指示
する。
接続された入力ポインタ５からのゲート信号によって指
示されている。また入力ポインタ５のゲート信号は命令
コードが命令キューバッファ１に格納される毎に更新さ
れ、常に次のフェッチサイクルによって採られた命令コ
ードを格納する命令ギューバッファ１のバッファｌａ、
Ｉｂ、 Ｉｃに対応する入力ゲート２，３．４を指示
する。
一方命令キューバッファ１の夫々のバッファｌａ。
ｌｂ、 ｌｃは出力ポインタ９からのゲート信号が与え
られる出力ゲー１−６．７．８を介してｃｐｕ（中央演
算処理袋りに接続され、そこに格納された命令コードは
ＣＰＵからの要求により、出力ゲート６，７．８を介し
てｃｐｕに送られる。
られる出力ゲー１−６．７．８を介してｃｐｕ（中央演
算処理袋りに接続され、そこに格納された命令コードは
ＣＰＵからの要求により、出力ゲート６，７．８を介し
てｃｐｕに送られる。
どのバッファｌａ、 ｌｂ、 ｌｃに格納されている命
令コードをＣＰＵに送るかは、出力ポインタ９からのゲ
ート信号により指示され、出力ポインタ９は格納されて
いる命令コードのうち最先にフェッチされた命令コード
を格納しているバッファｌａ、 ｌｂ。
令コードをＣＰＵに送るかは、出力ポインタ９からのゲ
ート信号により指示され、出力ポインタ９は格納されて
いる命令コードのうち最先にフェッチされた命令コード
を格納しているバッファｌａ、 ｌｂ。
１ｃに対応する出力ゲート６，７．８を指示する。
またカウンタｌＯはマイクロコンピュータの基本動作周
期に基づく各マシンサイクル毎に、現在命令キューバッ
ファ１内に存在する命令コードのバイト数に、フェッチ
によって新しく命令キューバッファｌに格納される命令
コードのバイト数を加え、さらにＣＰＵへ送るために命
令キューバッファ１から取り出される命令コードのバイ
ト数を引くという演算を行い、命令キューバッファ１内
に存在する命令コードのバイト数（この例ではＯ〜３）
を計算し、その結果をＯビット格納信号１５ＰＯ。
期に基づく各マシンサイクル毎に、現在命令キューバッ
ファ１内に存在する命令コードのバイト数に、フェッチ
によって新しく命令キューバッファｌに格納される命令
コードのバイト数を加え、さらにＣＰＵへ送るために命
令キューバッファ１から取り出される命令コードのバイ
ト数を引くという演算を行い、命令キューバッファ１内
に存在する命令コードのバイト数（この例ではＯ〜３）
を計算し、その結果をＯビット格納信号１５ＰＯ。
１ビツト格納信号ＩＳＰ １の２ビツトの格納信号とし
て出力する。
て出力する。
また先取りのためのフェッチサイクルの起動条件として
の判定値は、その設定手段である起動条件の設定レジス
タ１２により定められる。この設定レジスタ１２は命令
キューバッファｌのバイト数に応じて定まる判定信号を
出力する。この例ではＯビット判定信号ＮＱ０，１ビツ
ト判定信号ＮＱＩの２ビツトの判定信号として出力する
。そして格納信号と判定信号とが、起動条件判定回路１
１に与えられ、その大小が比較される。起動条件判定回
路１１にはその他前述の信号ＶＤＡ 、■Ｉ？、 ＲＤ
ＹＱ、罰「が入力される。そしてこれらの信号が所定の
起動条件を満足すると起動信号］ｎを出力し、その“Ｌ
”により命令コードの先取りが行われる。
の判定値は、その設定手段である起動条件の設定レジス
タ１２により定められる。この設定レジスタ１２は命令
キューバッファｌのバイト数に応じて定まる判定信号を
出力する。この例ではＯビット判定信号ＮＱ０，１ビツ
ト判定信号ＮＱＩの２ビツトの判定信号として出力する
。そして格納信号と判定信号とが、起動条件判定回路１
１に与えられ、その大小が比較される。起動条件判定回
路１１にはその他前述の信号ＶＤＡ 、■Ｉ？、 ＲＤ
ＹＱ、罰「が入力される。そしてこれらの信号が所定の
起動条件を満足すると起動信号］ｎを出力し、その“Ｌ
”により命令コードの先取りが行われる。
第２図は設定レジスタの構成を示す回路図、第３図は起
動条件判定回路の構成を示す回路図である。
動条件判定回路の構成を示す回路図である。
第２図において、設定レジスタ１２は２ビツトの値を記
憶するものであり、２つのラッチ１２０．１２１により
構成される。ラッチ１２０．１２１のデータ端子り、Ｄ
にはデータバスＤＢを介して判定のための２ビット入力
体号ＤＢＯ，ＤＢＩが与えられる。またクロック端子Ｃ
１Ｃにはこの設定レジスタ１２に対してライト命令が実
行されると“Ｈ”となるう・イ臼言号Ｍ８とリード命令
が実行されると“Ｈ”となるリード信号Ｍ９とが与えら
れるそして出力端子Ｑ、Ｑからは判定信号ＮＱＯ，ＮＱ
Ｉが夫々出力される。
憶するものであり、２つのラッチ１２０．１２１により
構成される。ラッチ１２０．１２１のデータ端子り、Ｄ
にはデータバスＤＢを介して判定のための２ビット入力
体号ＤＢＯ，ＤＢＩが与えられる。またクロック端子Ｃ
１Ｃにはこの設定レジスタ１２に対してライト命令が実
行されると“Ｈ”となるう・イ臼言号Ｍ８とリード命令
が実行されると“Ｈ”となるリード信号Ｍ９とが与えら
れるそして出力端子Ｑ、Ｑからは判定信号ＮＱＯ，ＮＱ
Ｉが夫々出力される。
また第３図において、破線内のブロックは判定信号Ｎロ
Ｏ，Ｎ口１と格、柄信号ｒｓＰ Ｏ，ＩＳＰ １との
大小を判定するものであり、その結果、格納信号ＩＳＰ
Ｏ，ＩＳＰ ｌが判定（ｉ号Ｎ［）１１０１より小さ
い時に命令コードの先取りが要求される。即ちＯビット
格納信号ＩＳＰ ＯはＮＡＮＤゲート２７の一端とＮＯ
Ｒゲート１５の一端とに与えられ、１ビツト格納信号Ｉ
ＳＰ １はＮＡＮＯゲート２７の他端と、インバータ
２４と、ＮＯＲゲート１５の他端とに与えられる。また
Ｏビット判定信号ＮＧＯはＮＯＲゲート２３の一端に、
その反転信マ罰０はＮＯＲゲート２６の一端と、ＮＯＲ
ゲート１４の一端とＮＡＮＤゲーＨ３の一端とに与えら
れる。
Ｏ，Ｎ口１と格、柄信号ｒｓＰ Ｏ，ＩＳＰ １との
大小を判定するものであり、その結果、格納信号ＩＳＰ
Ｏ，ＩＳＰ ｌが判定（ｉ号Ｎ［）１１０１より小さ
い時に命令コードの先取りが要求される。即ちＯビット
格納信号ＩＳＰ ＯはＮＡＮＤゲート２７の一端とＮＯ
Ｒゲート１５の一端とに与えられ、１ビツト格納信号Ｉ
ＳＰ １はＮＡＮＯゲート２７の他端と、インバータ
２４と、ＮＯＲゲート１５の他端とに与えられる。また
Ｏビット判定信号ＮＧＯはＮＯＲゲート２３の一端に、
その反転信マ罰０はＮＯＲゲート２６の一端と、ＮＯＲ
ゲート１４の一端とＮＡＮＤゲーＨ３の一端とに与えら
れる。
１ビツト判定信号ＮＱＩはＮＯＲゲー目４の他端に与え
られ、その反転信号酊はＮＯＲゲート２６の他端と、Ｎ
ＯＲゲート２３の他端と、Ｎ Ａ Ｎ Ｄゲー目３の他
端とに与えられる。 ＮＡＮＩ）ゲート２７の出力信号
とＮＯＲゲート２６の出力信号とはＨＡＮＤゲート２８
に与えられ、インパーク２４の出力信号とＮＯＲゲート
２３の出力信号とはＮＡＮＤゲート２５に与えられ、Ｎ
ＯＲゲート１５の出力信号とＮＯＲゲート１４の出力信
号とはＮＡＮＯゲート１６に与えられる。そしてＮＡＮ
Ｄゲー［・１６、同２５、同２８の出力信号はＮＡＮＤ
ゲート１７に与えられ、その出力信号とＮＡＮＤゲート
１３の出力信号と信号νＤＡとが？／ＡＮＤゲート２１
に与えられる。
られ、その反転信号酊はＮＯＲゲート２６の他端と、Ｎ
ＯＲゲート２３の他端と、Ｎ Ａ Ｎ Ｄゲー目３の他
端とに与えられる。 ＮＡＮＩ）ゲート２７の出力信号
とＮＯＲゲート２６の出力信号とはＨＡＮＤゲート２８
に与えられ、インパーク２４の出力信号とＮＯＲゲート
２３の出力信号とはＮＡＮＤゲート２５に与えられ、Ｎ
ＯＲゲート１５の出力信号とＮＯＲゲート１４の出力信
号とはＮＡＮＯゲート１６に与えられる。そしてＮＡＮ
Ｄゲー［・１６、同２５、同２８の出力信号はＮＡＮＤ
ゲート１７に与えられ、その出力信号とＮＡＮＤゲート
１３の出力信号と信号νＤＡとが？／ＡＮＤゲート２１
に与えられる。
ＮＡＮＤゲート１８の出力信号と信号ＭｎとはＮＡＮＯ
ゲ−１−１９に与えられ、そこから起動信号］■が出力
される。起動信号］■はそれが“Ｌ”のとき先取りのた
めのフェッチサイクルが起動される。
ゲ−１−１９に与えられ、そこから起動信号］■が出力
される。起動信号］■はそれが“Ｌ”のとき先取りのた
めのフェッチサイクルが起動される。
次に以上のように構成されたこの発明のデータ処理装置
のフェッチサイクルの起動の判定動作について説明する
。
のフェッチサイクルの起動の判定動作について説明する
。
ライト信号Ｍ８が“Ｈ“となると、データバスＤＢヲ介
して設定レジスタ１２に、ソフトウェアにて２ビツトの
判定値である人力信号ＤＢＯ，ＤＢＩが与えられ保持さ
れる。そしてリード信号Ｍ９−″Ｈ”となると、その判
定値が判定信号ＮＧＯ，ＮＱＩとして読み出される。
して設定レジスタ１２に、ソフトウェアにて２ビツトの
判定値である人力信号ＤＢＯ，ＤＢＩが与えられ保持さ
れる。そしてリード信号Ｍ９−″Ｈ”となると、その判
定値が判定信号ＮＧＯ，ＮＱＩとして読み出される。
ここで例えば設定レジスタ】２に判定値として′０”を
セットする（ＮＱ ｌ ＝ＮＧ Ｏ−“Ｌ″）と、ＮＡ
ＮＤゲート１３の出力信号が“Ｌ”となるため、命令の
先取り機能が禁止された状態となる。また１１′をセッ
トする（ＮＱ １−“Ｌ”、ＮＱＯ＝″Ｈ”）とＮＯＲ
ゲー）１４の出力信号が“Ｈ”となり、命令キューバソ
ファ１に先取りされている命令コードのバイト数が□
ｍ、即ちＩＳＰ １−“Ｌ ” 、 ＩＳＰ ０−“Ｌ
”のときのみＮＯＲゲー目５の出力信号が“Ｈ′となる
。これによりＮＡＮＤゲー目６の出力（言号力びＬ″、
ＮＡＮＤゲート１７の出力信号が“＋（”となり、この
ときＮＡＮＯゲーＨ３の出力信号は“Ｈ”であるから、
他の信号ｎ４．ばＩ？、 ＲＤ’ｌＱ、肩ｓＶ＝゛ｓ＊
”ならば、起動信号Ｊ１１．＝“Ｌ″となって命令の先
取りが指示される。同様に設定レジスタ１２の判定値が
“２“のときは、ＮＱｌ−”ｌ（”、ＮＧＯ＝”Ｌ’と
なるので、ＮＯＲゲート２３の出力が“Ｈ”となり、命
令コードのバイト数が“１”以下、即ちＩＳＰ １＝″
′Ｌ”のときのみ、ＮＡＮＯゲート２５の出力信号が“
Ｌ″となり、また判定値が°３“のときは、Ｎ０１＝“
Ｈ”、ＮＧＯ−“Ｈ”となるので、格納信号が“２”以
下、即ちＩＳＰ １又はＩＳＰ ＯのいずれかＬ′のと
き、ＮＡＮＤゲート２８の出力信号が“Ｌ″となり、い
ずれもＮＡＮＤゲート１７の出力信号が“Ｈ゛となる。
セットする（ＮＱ ｌ ＝ＮＧ Ｏ−“Ｌ″）と、ＮＡ
ＮＤゲート１３の出力信号が“Ｌ”となるため、命令の
先取り機能が禁止された状態となる。また１１′をセッ
トする（ＮＱ １−“Ｌ”、ＮＱＯ＝″Ｈ”）とＮＯＲ
ゲー）１４の出力信号が“Ｈ”となり、命令キューバソ
ファ１に先取りされている命令コードのバイト数が□
ｍ、即ちＩＳＰ １−“Ｌ ” 、 ＩＳＰ ０−“Ｌ
”のときのみＮＯＲゲー目５の出力信号が“Ｈ′となる
。これによりＮＡＮＤゲー目６の出力（言号力びＬ″、
ＮＡＮＤゲート１７の出力信号が“＋（”となり、この
ときＮＡＮＯゲーＨ３の出力信号は“Ｈ”であるから、
他の信号ｎ４．ばＩ？、 ＲＤ’ｌＱ、肩ｓＶ＝゛ｓ＊
”ならば、起動信号Ｊ１１．＝“Ｌ″となって命令の先
取りが指示される。同様に設定レジスタ１２の判定値が
“２“のときは、ＮＱｌ−”ｌ（”、ＮＧＯ＝”Ｌ’と
なるので、ＮＯＲゲート２３の出力が“Ｈ”となり、命
令コードのバイト数が“１”以下、即ちＩＳＰ １＝″
′Ｌ”のときのみ、ＮＡＮＯゲート２５の出力信号が“
Ｌ″となり、また判定値が°３“のときは、Ｎ０１＝“
Ｈ”、ＮＧＯ−“Ｈ”となるので、格納信号が“２”以
下、即ちＩＳＰ １又はＩＳＰ ＯのいずれかＬ′のと
き、ＮＡＮＤゲート２８の出力信号が“Ｌ″となり、い
ずれもＮＡＮＤゲート１７の出力信号が“Ｈ゛となる。
即ちＮＡＮＤゲート１７のいずれかの信号が“Ｌ″のと
き、その出力信号が“Ｈ”となり、他の信号の“Ｉ］”
により、起動信号ゴ■が“Ｌ”となり、フェッチのため
のサイクルが起動される。
き、その出力信号が“Ｈ”となり、他の信号の“Ｉ］”
により、起動信号ゴ■が“Ｌ”となり、フェッチのため
のサイクルが起動される。
なお、この実施例では命令キューバッファのバイト数が
３バイトの場合を例示して説明したが、この発明はこれ
に限るものではなく、このバイト数は任意でよく、それ
に応じてカウンタ及び設定レジスタのビット数を増減さ
せればよいことは言うまでもない。
３バイトの場合を例示して説明したが、この発明はこれ
に限るものではなく、このバイト数は任意でよく、それ
に応じてカウンタ及び設定レジスタのビット数を増減さ
せればよいことは言うまでもない。
以上説明したとおり、この発明においては、命令コード
の先取り機能の起動の判定条件の一つである命令キュー
バッファの格納バイト数の判定値をソフトウェアにより
任意に変更できるので、マイクロコンピュータのデータ
バス幅に応じて判定条件を可変となすことができ、命令
キューバソファを最大限に利用できると共に、１つのプ
ログラム中で分岐命令の多い部分ではその判定値を小さ
くすることにより、命令先取り機能を抑制し、分岐によ
る先取りされた命令コードの用失を防止し、データ処理
の効率を向上させることができる等の優れた効果を奏す
る。
の先取り機能の起動の判定条件の一つである命令キュー
バッファの格納バイト数の判定値をソフトウェアにより
任意に変更できるので、マイクロコンピュータのデータ
バス幅に応じて判定条件を可変となすことができ、命令
キューバソファを最大限に利用できると共に、１つのプ
ログラム中で分岐命令の多い部分ではその判定値を小さ
くすることにより、命令先取り機能を抑制し、分岐によ
る先取りされた命令コードの用失を防止し、データ処理
の効率を向上させることができる等の優れた効果を奏す
る。
第１図はこの発明に係るデータ処理装置であるバス幅１
６ビツトの１６ビツトマイクロコンピユータの命令先取
り機能に関連する部分のブロック図、第２図は設定レジ
スタの構成を示す回路図、第３図は起動条件判定回路の
構成を示す回路図、第４図は従来のマイクロコンピュー
タにおける命令の先取り機能に関連する部分のブロック
図、第５図は従来の起動条件判定回路の構成を示す回路
図である。 １・・・命令キューバッファ １．０・・・カウンタ
１１・・・起動条件判定回路 １２・・・設定レジス
タなお、図中１．同一符号は同一、又は相当部分を示す
。
６ビツトの１６ビツトマイクロコンピユータの命令先取
り機能に関連する部分のブロック図、第２図は設定レジ
スタの構成を示す回路図、第３図は起動条件判定回路の
構成を示す回路図、第４図は従来のマイクロコンピュー
タにおける命令の先取り機能に関連する部分のブロック
図、第５図は従来の起動条件判定回路の構成を示す回路
図である。 １・・・命令キューバッファ １．０・・・カウンタ
１１・・・起動条件判定回路 １２・・・設定レジス
タなお、図中１．同一符号は同一、又は相当部分を示す
。
Claims (1)
- （１）先取りした命令を格納する複数バイトの命令キュ
ーバッファと、該命令キューバッファに格納された命令
の格納バイト数を計数するカウンタとを有し、前記格納
バイト数に応じて命令の先取りを行い、データの処理を
行うデータ処理装置において、 命令の先取りの実行の判定に用いる判定値 を設定する判定値設定手段と 前記判定値と前記格納バイト数とを比較す る比較手段とを備え、 前記格納バイト数が前記判定値より小さい とき、命令を先取りすべくなしてあることを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31896988A JPH02163828A (ja) | 1988-12-16 | 1988-12-16 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31896988A JPH02163828A (ja) | 1988-12-16 | 1988-12-16 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02163828A true JPH02163828A (ja) | 1990-06-25 |
Family
ID=18105015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31896988A Pending JPH02163828A (ja) | 1988-12-16 | 1988-12-16 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02163828A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103065A (ja) * | 1992-09-21 | 1994-04-15 | Matsushita Electric Ind Co Ltd | 命令プリフェッチ装置 |
| JP2005044343A (ja) * | 2003-06-21 | 2005-02-17 | Samsung Electronics Co Ltd | データバス幅を自在に変更する携帯用保存装置及び方法 |
| JP2009530753A (ja) * | 2006-03-21 | 2009-08-27 | フリースケール セミコンダクター インコーポレイテッド | 命令プリフェッチバッファ深さの動的制御を有するデータプロセッサとその方法 |
-
1988
- 1988-12-16 JP JP31896988A patent/JPH02163828A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103065A (ja) * | 1992-09-21 | 1994-04-15 | Matsushita Electric Ind Co Ltd | 命令プリフェッチ装置 |
| JP2005044343A (ja) * | 2003-06-21 | 2005-02-17 | Samsung Electronics Co Ltd | データバス幅を自在に変更する携帯用保存装置及び方法 |
| JP2009530753A (ja) * | 2006-03-21 | 2009-08-27 | フリースケール セミコンダクター インコーポレイテッド | 命令プリフェッチバッファ深さの動的制御を有するデータプロセッサとその方法 |
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