JPS6336405A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS6336405A JPS6336405A JP18100786A JP18100786A JPS6336405A JP S6336405 A JPS6336405 A JP S6336405A JP 18100786 A JP18100786 A JP 18100786A JP 18100786 A JP18100786 A JP 18100786A JP S6336405 A JPS6336405 A JP S6336405A
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- JP
- Japan
- Prior art keywords
- instruction
- processor
- general
- application
- purpose processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、ＬＤ、ＡＮＤなどの基本命令を処理するビ
ットプロセッサと、ＭＯＶ、ＣＮＴなどの応用命令を処
理する汎用プロセッサとを仇イｊするプログラマブル・
コン１ヘローラの改良に関する。
ットプロセッサと、ＭＯＶ、ＣＮＴなどの応用命令を処
理する汎用プロセッサとを仇イｊするプログラマブル・
コン１ヘローラの改良に関する。
（発明の概要）
この発明では、ヒラ１へプロセッサ側で応用命令が解読
されたときに、当該ヒツトプロセッサのパワーフローレ
ジスタの内容か“０ ＋＋のとぎには、制御権を汎用プ
ロセラーりに受渡すことなく、当該応用命令を当該ピッ
トプロゼッザ自身でＮＯＰ逸理することにより、演算速
度の高速化を達成したものでおる。
されたときに、当該ヒツトプロセッサのパワーフローレ
ジスタの内容か“０ ＋＋のとぎには、制御権を汎用プ
ロセラーりに受渡すことなく、当該応用命令を当該ピッ
トプロゼッザ自身でＮＯＰ逸理することにより、演算速
度の高速化を達成したものでおる。
（従来技トドｉとその問題点）
この種のプログラマブル・コントローラにお（する基本
的なハードウェア１）１４成を第３図に示す。
的なハードウェア１）１４成を第３図に示す。
同図に示す如く、このコン１〜ローラは、入カニニット
１．出カニニット２．プログラミングコンソール３．ワ
ークメモリ４．ＲＯＭ５．汎用マイクロプロセッサ６、
ビットプロセッサ７、マルチプレクサ８．ユーザメモリ
９．マルチプレクサ１０、Ｉ１０メモリ１１などから構
成されている。
１．出カニニット２．プログラミングコンソール３．ワ
ークメモリ４．ＲＯＭ５．汎用マイクロプロセッサ６、
ビットプロセッサ７、マルチプレクサ８．ユーザメモリ
９．マルチプレクサ１０、Ｉ１０メモリ１１などから構
成されている。
そして、常時は、ビットプロセッサ７側が制御権を握っ
て、ユーザ命令の続出、解読を行ない、基本命令の解読
時には、自身の演算回路により当該命令を処理する一方
、応用命令の解読時には、制御権を汎用プロセッサ６側
へ受渡して、当該命令を汎用プロセッサ６て処理するよ
うになされている。
て、ユーザ命令の続出、解読を行ない、基本命令の解読
時には、自身の演算回路により当該命令を処理する一方
、応用命令の解読時には、制御権を汎用プロセッサ６側
へ受渡して、当該命令を汎用プロセッサ６て処理するよ
うになされている。
第４図はビットプロセッサ７の詳細を示すもので、ユー
ザメモリ９から読出されたユーザ命令は、常時は、命令
デコーダ７０で解読され、またユーナ命令の一部かアド
レス変換器７１でアドレス変換され、その変換結果でＩ
１０メモリ１１がアクセスされ、指定されたデータかＩ
１０メモリ１１から読出されて、このデータについて演
算回路７２．７３を利用して指定の論理演算等を行ない
、その演算結果をパワーフローレジスタ７４に諮える。
ザメモリ９から読出されたユーザ命令は、常時は、命令
デコーダ７０で解読され、またユーナ命令の一部かアド
レス変換器７１でアドレス変換され、その変換結果でＩ
１０メモリ１１がアクセスされ、指定されたデータかＩ
１０メモリ１１から読出されて、このデータについて演
算回路７２．７３を利用して指定の論理演算等を行ない
、その演算結果をパワーフローレジスタ７４に諮える。
そして、最終的にパワーフローレジスタ７４の内容でも
って、Ｉ１０メモリ１１の指定アドレスデータを書替え
るわけである。
って、Ｉ１０メモリ１１の指定アドレスデータを書替え
るわけである。
また、命令デコーダ７０の出力によって歩進制御回路７
５か駆動され、プログラムカウンタ７６の値が制御され
る。このプログラムカウンタ７６によってユーザメモリ
９が新たにアドレス指定され、以上を繰り返すことによ
って、ユーザプログラムからユーザ命令を順次読出し実
行することができる。
５か駆動され、プログラムカウンタ７６の値が制御され
る。このプログラムカウンタ７６によってユーザメモリ
９が新たにアドレス指定され、以上を繰り返すことによ
って、ユーザプログラムからユーザ命令を順次読出し実
行することができる。
一方、ユーザメモリ９から読出された命令語が命令デコ
ーダ７０で解読された結果、これが応用命令と判定され
ると、応用命令検出信号か発せられ、これが汎用プロセ
ッサ７に対する割込リクエスト信号ＩＲＱとして送出さ
れ、同時にインバータ７７で反転されてマルチプレクサ
８，１０の切替信号ＳＥとなるのである。
ーダ７０で解読された結果、これが応用命令と判定され
ると、応用命令検出信号か発せられ、これが汎用プロセ
ッサ７に対する割込リクエスト信号ＩＲＱとして送出さ
れ、同時にインバータ７７で反転されてマルチプレクサ
８，１０の切替信号ＳＥとなるのである。
ところで、このような従来装首にあっては、命令デコー
ダ７０において応用命令が解読されると、それまでのパ
ワーフローレジスタ７４の内容が１′′または“Ｏ１１
の何れかにかかわらず、無条件で応用命令の実行を汎用
プロセッサ６側に任せている。ここで、汎用プロセッサ
６において応用命令を実行させる場合、その実行時間は
基本命令の場合に比へ、１０倍から１００倍程麻の開き
が長時間を要するものである。
ダ７０において応用命令が解読されると、それまでのパ
ワーフローレジスタ７４の内容が１′′または“Ｏ１１
の何れかにかかわらず、無条件で応用命令の実行を汎用
プロセッサ６側に任せている。ここで、汎用プロセッサ
６において応用命令を実行させる場合、その実行時間は
基本命令の場合に比へ、１０倍から１００倍程麻の開き
が長時間を要するものである。
このため、応用命令を多数ユーザプログラム中で使用し
た場合、命令実行サイクル時間が長くなり、入出力応答
遅延化の一因となっていた。
た場合、命令実行サイクル時間が長くなり、入出力応答
遅延化の一因となっていた。
（発明の目的）
この発明の目的は、この種のプログラマブル・コン１〜
ローラにおいて、ユーザプログラムの実行周期をてぎる
だ（す短縮することにおる。
ローラにおいて、ユーザプログラムの実行周期をてぎる
だ（す短縮することにおる。
（発明の構成と効果）
この発明は上記の目的を達成するためにＬＤ。
ＡＮＤなどの基本命令を処理するビットプロセッサと、
ＭＯＶ、ＣＮＴなどの応用命令を処理する汎用プロセッ
サとを有し、 常時は、ビットプロセッサ側か制御権を握って、ユーザ
命令の続出、解読を行ない、基本命令の解読時には、自
身の演算回路により当該命令を１２ａ理する一方、応用
命令の解読時には、制御権を汎用プロセッサ側へ受渡し
て、当該命令を汎用プロセッサ側で処理させるようにし
たプログラマブル・コントローラにおいて、 ビットプロセッサ側で応用命令が解読されたときに、当
該ビットプロセッサのパワーフローレジスタの内容か°
“ＯＩ＋のとぎには、制御権を汎用プロセッサに受渡す
ことなく、当該応用命令を当該ビットプロセッサ自身で
ＮＯＰ処理することを特徴とするものでおる。
ＭＯＶ、ＣＮＴなどの応用命令を処理する汎用プロセッ
サとを有し、 常時は、ビットプロセッサ側か制御権を握って、ユーザ
命令の続出、解読を行ない、基本命令の解読時には、自
身の演算回路により当該命令を１２ａ理する一方、応用
命令の解読時には、制御権を汎用プロセッサ側へ受渡し
て、当該命令を汎用プロセッサ側で処理させるようにし
たプログラマブル・コントローラにおいて、 ビットプロセッサ側で応用命令が解読されたときに、当
該ビットプロセッサのパワーフローレジスタの内容か°
“ＯＩ＋のとぎには、制御権を汎用プロセッサに受渡す
ことなく、当該応用命令を当該ビットプロセッサ自身で
ＮＯＰ処理することを特徴とするものでおる。
このような構成によれば、パワーフローレジスタ７４の
直か“１″でない限り、応用命令であってもこれがビッ
トプロセッサ側でＮＯＰ処理されるため、−率に汎用プ
ロセッサに任せた場合に比べ、その実行時間を大幅に短
縮することができる。
直か“１″でない限り、応用命令であってもこれがビッ
トプロセッサ側でＮＯＰ処理されるため、−率に汎用プ
ロセッサに任せた場合に比べ、その実行時間を大幅に短
縮することができる。
（実施例の説明）
第１図は本発明に係る処理を行なうように改良されたビ
ットプロセッサ７の詳細を示すブロック図である。なお
、前記第４図の従来例と同−構成部分については同行８
をイ；Ｊして説明は省略する。
ットプロセッサ７の詳細を示すブロック図である。なお
、前記第４図の従来例と同−構成部分については同行８
をイ；Ｊして説明は省略する。
この実施例の１８徴は、第２図に示されるように、ユー
ザ命令の１語にワード数情報を組込み、これをワード数
デコーダ７８でデコードさせることによって、ＮＯＰ処
理すべきステップ数を歩進制御回路７５に伝えるととも
に、パワーフローレジスタ７４の出力によってアンドゲ
ート７９を開閉制御し、パワーフローレジスタ７４の値
が“′○″のときには、汎用プロセッサに対する割込リ
クエスｌ〜信号ＦＲＱが出力されないようにしたことに
ある。
ザ命令の１語にワード数情報を組込み、これをワード数
デコーダ７８でデコードさせることによって、ＮＯＰ処
理すべきステップ数を歩進制御回路７５に伝えるととも
に、パワーフローレジスタ７４の出力によってアンドゲ
ート７９を開閉制御し、パワーフローレジスタ７４の値
が“′○″のときには、汎用プロセッサに対する割込リ
クエスｌ〜信号ＦＲＱが出力されないようにしたことに
ある。
このような構成によれば、仮に命令デコーダ７０におい
て応用命令検出信号が得られたとしても、その時点にお
けるパワーフローレジスタ７４の値が′Ｏ″である限り
、割込リクエスト信号ＩＲＱは汎用プロセッサ側へは与
えられないから、汎用プロセッサ側が制御権を得ること
はなく、一方ワード数デコーダ７８によってユーザ命令
中からワード数を求め、これで歩進制御回路７５を駆動
するから、応用命令の先頭ワードが検出されると同時に
、自動的に必要なステップ数だけアドレス歩進だけか行
なわれ、回答命令実行が行なわれなくなって、いわゆる
ＮＯＰ処理がなされる。この結果、当該応用命令は高速
でスキップされ、直ちに次のユーザ命令の続出へ移行す
ることとなるのである。
て応用命令検出信号が得られたとしても、その時点にお
けるパワーフローレジスタ７４の値が′Ｏ″である限り
、割込リクエスト信号ＩＲＱは汎用プロセッサ側へは与
えられないから、汎用プロセッサ側が制御権を得ること
はなく、一方ワード数デコーダ７８によってユーザ命令
中からワード数を求め、これで歩進制御回路７５を駆動
するから、応用命令の先頭ワードが検出されると同時に
、自動的に必要なステップ数だけアドレス歩進だけか行
なわれ、回答命令実行が行なわれなくなって、いわゆる
ＮＯＰ処理がなされる。この結果、当該応用命令は高速
でスキップされ、直ちに次のユーザ命令の続出へ移行す
ることとなるのである。
なお、一般的に応用命令は微分入力として、微分入力が
ｌｌ １ ＩＴのとぎ（１スキレンのみ）のみ実行ざＵ
ればよいので、応用命令の起動条件として、微分命令の
出力を利用することにより、一層の高速処理を図ること
もてきる。
ｌｌ １ ＩＴのとぎ（１スキレンのみ）のみ実行ざＵ
ればよいので、応用命令の起動条件として、微分命令の
出力を利用することにより、一層の高速処理を図ること
もてきる。
第１図は本発明に係るヒッｌヘブロレッサの内部構成を
示すブロック図、第２図は本発明に使用されるユーザ命
令の構成を示す説明図、第３図は本発明が適用されるプ
ログラマブル・コントローラ全体のハード「フェア構成
を示すブロック図、第４図は従来のヒツトプロセッサの
内部構成を示ずブロック図、第５図は従来の命令語の構
成を示す説明図でおる。 １・・・入カニニット ２・・・出カニニット ３・・・プログラミングコンソール ４・・・ワークメモリ ５・・・ＲＯＭ ６・・・汎用プロセッサ ７・・・ビットプロセッサ ８・・・マルチプレクサ ９・・・ユーザメモリ １０・・・マルチプレクサ １１・・・Ｉ１０メモリ ７０・・・命令デコーダ ７１・・・アドレス変換器 ７２．７３・・・演算回路 ７４・・・パワーノロ−レジスタ ７５・・・歩進制御回路 ７６・・・プログラムカウンタ ７７・・・インバータ ７８・・・ワード数デコーダ ７９・・・アンドグーｉ〜
示すブロック図、第２図は本発明に使用されるユーザ命
令の構成を示す説明図、第３図は本発明が適用されるプ
ログラマブル・コントローラ全体のハード「フェア構成
を示すブロック図、第４図は従来のヒツトプロセッサの
内部構成を示ずブロック図、第５図は従来の命令語の構
成を示す説明図でおる。 １・・・入カニニット ２・・・出カニニット ３・・・プログラミングコンソール ４・・・ワークメモリ ５・・・ＲＯＭ ６・・・汎用プロセッサ ７・・・ビットプロセッサ ８・・・マルチプレクサ ９・・・ユーザメモリ １０・・・マルチプレクサ １１・・・Ｉ１０メモリ ７０・・・命令デコーダ ７１・・・アドレス変換器 ７２．７３・・・演算回路 ７４・・・パワーノロ−レジスタ ７５・・・歩進制御回路 ７６・・・プログラムカウンタ ７７・・・インバータ ７８・・・ワード数デコーダ ７９・・・アンドグーｉ〜
Claims (1)
- （１）ＬＤ、ＡＮＤなどの基本命令を処理するビットプ
ロセッサと、ＭＯＶ、ＣＮＴなどの応用命令を処理する
汎用プロセッサとを有し、 常時は、ビットプロセッサ側が制御権を握つて、ユーザ
命令の読出、解読を行ない、基本命令の解読時には、自
身の演算回路により当該命令を処理する一方、応用命令
の解読時には、制御権を汎用プロセッサ側へ受渡して、
当該命令を汎用プロセッサ側で処理させるようにしたプ
ログラマブル・コントローラにおいて、 ビットプロセッサ側で応用命令が解読されたときに、当
該ビットプロセッサのパワーフローレジスタの内容が“
０”のときには、制御権を汎用プロセッサに受渡すこと
なく、当該応用命令を当該ビットプロセッサ自身でＮＯ
Ｐ処理することを特徴とするプログラマブル・コントロ
ーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100786A JPS6336405A (ja) | 1986-07-31 | 1986-07-31 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100786A JPS6336405A (ja) | 1986-07-31 | 1986-07-31 | プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336405A true JPS6336405A (ja) | 1988-02-17 |
Family
ID=16093110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18100786A Pending JPS6336405A (ja) | 1986-07-31 | 1986-07-31 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336405A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02204803A (ja) * | 1989-02-03 | 1990-08-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
| JPH0341502A (ja) * | 1989-07-10 | 1991-02-22 | Fuji Electric Co Ltd | プログラマブルコントローラのビット演算プロセッサ |
| JPH03196204A (ja) * | 1989-12-26 | 1991-08-27 | Hitachi Ltd | プログラマブルコントローラ |
-
1986
- 1986-07-31 JP JP18100786A patent/JPS6336405A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02204803A (ja) * | 1989-02-03 | 1990-08-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
| JPH0341502A (ja) * | 1989-07-10 | 1991-02-22 | Fuji Electric Co Ltd | プログラマブルコントローラのビット演算プロセッサ |
| JPH03196204A (ja) * | 1989-12-26 | 1991-08-27 | Hitachi Ltd | プログラマブルコントローラ |
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