JPH02163849A - 自動メモリバツクアツプ回路 - Google Patents
自動メモリバツクアツプ回路Info
- Publication number
- JPH02163849A JPH02163849A JP63318850A JP31885088A JPH02163849A JP H02163849 A JPH02163849 A JP H02163849A JP 63318850 A JP63318850 A JP 63318850A JP 31885088 A JP31885088 A JP 31885088A JP H02163849 A JPH02163849 A JP H02163849A
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- JP
- Japan
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- memory
- data
- buffer
- output
- port
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、通信機、ディジタルコンピュータ等に用いら
れるディジタル論理回路におけるメモリバックアップ回
路、さらに詳しく云えば個々の電子部品を用いて構成す
る論理回路の他、集積回路として構成する論理回路を用
いるディジタル機器に幅広く使用されるメモリバックア
ップ回路に関する。
れるディジタル論理回路におけるメモリバックアップ回
路、さらに詳しく云えば個々の電子部品を用いて構成す
る論理回路の他、集積回路として構成する論理回路を用
いるディジタル機器に幅広く使用されるメモリバックア
ップ回路に関する。
（従来の技術）
従来のデータメモリに使用されるＲＡＭと通常バックア
ップメモリに使用されるＥ Ｅ Ｐ Ｊ（ＯＭは、各々
異なるアドレス領域を持っている。
ップメモリに使用されるＥ Ｅ Ｐ Ｊ（ＯＭは、各々
異なるアドレス領域を持っている。
そのため、几ＡＭおよびＥＥＰＲＯＭに対する書き込み
および読み出しは、ＯＰＵからアドレスバスをデコード
することによりアドレス領域ｔａがして行われる。し九
がって、ＲＡＭとＥＥＰｉ（（ＪＭＩ同時にアクセスす
ることはできない。この両メモリに書き込む場合はＣＰ
ＵがＲＡＭの内容金−旦ＯＰＵのメモリに取り込んでか
らＥＥＰＲＯＭＫｉき込むようになっている。
および読み出しは、ＯＰＵからアドレスバスをデコード
することによりアドレス領域ｔａがして行われる。し九
がって、ＲＡＭとＥＥＰｉ（（ＪＭＩ同時にアクセスす
ることはできない。この両メモリに書き込む場合はＣＰ
ＵがＲＡＭの内容金−旦ＯＰＵのメモリに取り込んでか
らＥＥＰＲＯＭＫｉき込むようになっている。
１へ ＬＯＡＤ（ＢＥＰＲ，ＯＭ→ｌｔＡＭ ）％ Ｓ
ＡＶ Ｅ （ＲＡＭ−＋Ｅ ＥＰ凡ＯＭ）についても同
様にＣＰＵのメモリを弁して行われる。
ＡＶ Ｅ （ＲＡＭ−＋Ｅ ＥＰ凡ＯＭ）についても同
様にＣＰＵのメモリを弁して行われる。
第３図は従来のメモリバックアップ回路の一例金示す回
路図である。
路図である。
データをデータメモリ３に書込む場合、０ＰＵ１からの
アドレスの一部はアドレス指定領域６にエリ解読される
。解読の結果、データメモリ３０ＯＥ端子がアクセス状
態となる。またアドレスバスによってＷＥ″ｙＩａ子が
アクセス状態となる。
アドレスの一部はアドレス指定領域６にエリ解読される
。解読の結果、データメモリ３０ＯＥ端子がアクセス状
態となる。またアドレスバスによってＷＥ″ｙＩａ子が
アクセス状態となる。
そして、バッファ７は７３のみが開かれ、データメモリ
３の０ＰＵＩからのアドレス指定領域に０ＰＵ１からの
データが書込まれる。
３の０ＰＵＩからのアドレス指定領域に０ＰＵ１からの
データが書込まれる。
同じ内容のデータ全バックアップメモリ４に書込む場合
、０ＰＵＩの制御の下にデータメモリ３のＯＥ抱子、Ｏ
Ｅ端子をアクセス状態とし、バッファ７４ＴｈｒＡ＜こ
とにより、データメモリ３の内容が０ＰＵＩ内のメモリ
に取り込まれる。
、０ＰＵＩの制御の下にデータメモリ３のＯＥ抱子、Ｏ
Ｅ端子をアクセス状態とし、バッファ７４ＴｈｒＡ＜こ
とにより、データメモリ３の内容が０ＰＵＩ内のメモリ
に取り込まれる。
０ＰＵＩはバンクアップメモリ４のＯＨ２子。
ＷＥ趨子全アクセス状態とし、バッファ７１を開くこと
により、０ＰＵＩ内のメモリの内容全バックアップメモ
リ４のアドレス指定領域にデータを格納する。
により、０ＰＵＩ内のメモリの内容全バックアップメモ
リ４のアドレス指定領域にデータを格納する。
（発明が解決しようとする課題）
従来のメモリバックアップ制御は、このよりにデータメ
モリ（ＲＡＭ）とそのバックアップメモリ（ＥＥＰＲＯ
Ｍ）力２各々Ｂ宜にメモリマツプ領域′ｆｒ：有してい
九ので、データメモリのバックアップを行うときは、メ
モリの内容ヲー旦ＯＰＵのメモリに取り込んでからバッ
クアップメモリに誉き込まなければならず１回路動作が
効率的でなかつ念。
モリ（ＲＡＭ）とそのバックアップメモリ（ＥＥＰＲＯ
Ｍ）力２各々Ｂ宜にメモリマツプ領域′ｆｒ：有してい
九ので、データメモリのバックアップを行うときは、メ
モリの内容ヲー旦ＯＰＵのメモリに取り込んでからバッ
クアップメモリに誉き込まなければならず１回路動作が
効率的でなかつ念。
本発明の目的は、データメモリにデータ全書込むと同時
にバックアップメモリにも書込むことができ、かつデー
タメモリとバックアップメモリ間で０ＰＵｉ介さずにデ
ータのやりとりがｆｉｌ自動メモリバックアップ回路を
提供することにある。
にバックアップメモリにも書込むことができ、かつデー
タメモリとバックアップメモリ間で０ＰＵｉ介さずにデ
ータのやりとりがｆｉｌ自動メモリバックアップ回路を
提供することにある。
（課″Ｍ金解決する之めの手段）
前記目的を達成する之めに本発明による自動メモリバッ
クアップ回路はＯＰＵと、前記ＯＰＵに接続され７２Ｉ
／Ｏポートと、前記１／Ｏポートの出力に結合され之
マルチデータバスに接続された第１バッファと、前記第
１バッファの出力マルチデータバスに接続され土弟２バ
ッファと、前記第１バッファの出力マルチデータパスに
接続された第３バッファと、アドレス１子が前記Ｉ／Ｏ
ポートの出力に結合されたマルチアドレスバスに、デー
タ入力端子が前記第２バッファ出力にそれぞれ接続さ／
Ｌ九データメモリと、アドレス１子が前記Ｉ／Ｏポート
の出力に結合され之マルチアドレスバスにデータ入力端
子が前記第３バツクア出力にそれぞれ接続されたバック
アップメモリと、前記データメモリのデータ出力端子に
接続された第４バッファと。
クアップ回路はＯＰＵと、前記ＯＰＵに接続され７２Ｉ
／Ｏポートと、前記１／Ｏポートの出力に結合され之
マルチデータバスに接続された第１バッファと、前記第
１バッファの出力マルチデータバスに接続され土弟２バ
ッファと、前記第１バッファの出力マルチデータパスに
接続された第３バッファと、アドレス１子が前記Ｉ／Ｏ
ポートの出力に結合されたマルチアドレスバスに、デー
タ入力端子が前記第２バッファ出力にそれぞれ接続さ／
Ｌ九データメモリと、アドレス１子が前記Ｉ／Ｏポート
の出力に結合され之マルチアドレスバスにデータ入力端
子が前記第３バツクア出力にそれぞれ接続されたバック
アップメモリと、前記データメモリのデータ出力端子に
接続された第４バッファと。
前記バックアップメモリのデータ出力端子に接続され、
その出力が前記第４バッファ出力とともに前記Ｉ／Ｏポ
ートの入力に接続された第５バッファとからなり、前記
１１０ポートの出力を前記第１から第５までのバッファ
、前記データメモリおよびバックアップメモリの制御端
子に接続して構成しである。
その出力が前記第４バッファ出力とともに前記Ｉ／Ｏポ
ートの入力に接続された第５バッファとからなり、前記
１１０ポートの出力を前記第１から第５までのバッファ
、前記データメモリおよびバックアップメモリの制御端
子に接続して構成しである。
（作 用）
このよりな檎ｆｙ、によれば、ＲＡＭにデータ書き込む
と同時ＫＯＰＵ全介さずにＥｇｐａｏＭにも自動的に畜
き込み金行うことができる。ま７、Ｉ／Ｏポートより谷
バッファおよび各メモリの制御設定を変え、アドレスバ
ス？！４化さぜることにエリＣＰＵ′ｔ−弁烙ずＬ（Ｊ
ＡＬ）、５ＡＶＥも行うことができる。
と同時ＫＯＰＵ全介さずにＥｇｐａｏＭにも自動的に畜
き込み金行うことができる。ま７、Ｉ／Ｏポートより谷
バッファおよび各メモリの制御設定を変え、アドレスバ
ス？！４化さぜることにエリＣＰＵ′ｔ−弁烙ずＬ（Ｊ
ＡＬ）、５ＡＶＥも行うことができる。
（実施例）
以下１図面全参照して本発明をさらに詳しく説明する。
第１図は本発明による自動メモリバックアップ回路の一
実施例を示す図である。０ＰＵＩに接続され７ｔＩ／Ｏ
ポート（プログラマブル周辺インタフェース）の２人１
〜２人ｎｉｄアドレスバス出力端子、２ＤＱム〜２ＤＯ
ｒｎはデータバス出力端子、２Ｄ１１〜２Ｄｌｏｍは、
データバス入力端子である。
実施例を示す図である。０ＰＵＩに接続され７ｔＩ／Ｏ
ポート（プログラマブル周辺インタフェース）の２人１
〜２人ｎｉｄアドレスバス出力端子、２ＤＱム〜２ＤＯ
ｒｎはデータバス出力端子、２Ｄ１１〜２Ｄｌｏｍは、
データバス入力端子である。
Ｉ／Ｏポート２の３１はＲＡＭ（データメモリ）のチッ
プセレクト１子（以下Ｏ８瑞子と略）に接続されている
端子、３２はＩ（ＡＭのアウトプットイネーブル端子（
以下ＯＥ趨子と略）に接続されている端子、３３は几Ａ
Ｍのライトイネーブル潮干（以下ＷＥ趨子と略）に接続
されている端子である。
プセレクト１子（以下Ｏ８瑞子と略）に接続されている
端子、３２はＩ（ＡＭのアウトプットイネーブル端子（
以下ＯＥ趨子と略）に接続されている端子、３３は几Ａ
Ｍのライトイネーブル潮干（以下ＷＥ趨子と略）に接続
されている端子である。
１／Ｑボート２の４１はＥＦ、ＰＲＯＭ（バックアップ
メモリの０８ｙａ子）に接続されている端子、４２はＦ
３Ｂ）’ＲＯＭのＯＥ趨子に接続されている端子、４３
は、Ｆ、ＥＰＲＯＭのＷＥ端子に接続されている端子で
ある。
メモリの０８ｙａ子）に接続されている端子、４２はＦ
３Ｂ）’ＲＯＭのＯＥ趨子に接続されている端子、４３
は、Ｆ、ＥＰＲＯＭのＷＥ端子に接続されている端子で
ある。
Ｉ／Ｏポート２の５人１〜５ Ａ、 ａは、Ｉｌｏから
のバッファ制御端子である。
のバッファ制御端子である。
第２図は第１図の動作全説明するためのタイムチャート
である。
である。
ＯＰＵからメモリへの書き込み時に、ＣＰＵ １はＩ／
Ｏポート２から谷バッファと各メモリに対し制御設定を
する。すなわち、バッファに関してＩｌｏの５人１〜５
Ａｓによりバッファ５１＋５２および５４を開き、バッ
ファ５３および５５を止める制御信号を出力する。メモ
リ制御に関しては、同じく１１０から各メモリのＯ８抱
子３１および４１と、ＷＥ端子３３および４３に対して
のみアクセス信号を出力する。これにより、各メモリ３
および４は書き込み可能状態になる。この状態で、Ｉ／
Ｏポート２０２人１〜２Ａ１１からアドレスを、２Ｄ０
１〜２＋：＋ｏｍからデータ？順次出力することにより
ＲＡＭ３ＰよびＢＦｌｉＰＲＯＭ４に同時にデータを書
き込むことができる。
Ｏポート２から谷バッファと各メモリに対し制御設定を
する。すなわち、バッファに関してＩｌｏの５人１〜５
Ａｓによりバッファ５１＋５２および５４を開き、バッ
ファ５３および５５を止める制御信号を出力する。メモ
リ制御に関しては、同じく１１０から各メモリのＯ８抱
子３１および４１と、ＷＥ端子３３および４３に対して
のみアクセス信号を出力する。これにより、各メモリ３
および４は書き込み可能状態になる。この状態で、Ｉ／
Ｏポート２０２人１〜２Ａ１１からアドレスを、２Ｄ０
１〜２＋：＋ｏｍからデータ？順次出力することにより
ＲＡＭ３ＰよびＢＦｌｉＰＲＯＭ４に同時にデータを書
き込むことができる。
また、ｆｆｆＪ様にしてＬ ＯＡ Ｄ （Ｅ Ｅ Ｐ
ＲＯＭ−＋ＲＡＭ）の時はバッファ５２および５５を開
キ、バッファ５１，５３および５４全閉じ、几ＡＭ３は
ＯＥｇＦＩＡ子とＷＥ？ａ子３のみをアクセス状ＮＫ設
定し、ＥＥＰＲＯＭ４ｈＯＥｍ子とＯＢ端子のみをアク
セス状７ｆｆｉに設定する。
ＲＯＭ−＋ＲＡＭ）の時はバッファ５２および５５を開
キ、バッファ５１，５３および５４全閉じ、几ＡＭ３は
ＯＥｇＦＩＡ子とＷＥ？ａ子３のみをアクセス状ＮＫ設
定し、ＥＥＰＲＯＭ４ｈＯＥｍ子とＯＢ端子のみをアク
セス状７ｆｆｉに設定する。
そして２人１〜２人ｎよりアドレスを指定することＩＣ
ｊすＥＥＰＲＯＭ４；ｄｘらＲＡＭ３への’ｉ込みが行
われる。この時、同時に０ＰＵ１は、ＬＯＡＬＪ値全２
Ｄ目〜２Ｄ１ｍより、読み込むことができる。
ｊすＥＥＰＲＯＭ４；ｄｘらＲＡＭ３への’ｉ込みが行
われる。この時、同時に０ＰＵ１は、ＬＯＡＬＪ値全２
Ｄ目〜２Ｄ１ｍより、読み込むことができる。
Ｓ Ａ Ｖ Ｅ （ＲＡＭ−） Ｅ Ｅ ＰＲＯＭ）
の時ｆ−１バッファ５３および５４を開き、バッファｓ
ｔ、！５ｚおよび５５を閉じ、ＲＡＭ３ｆ−ｊ、ＯＥ＠
子とＯＢ端子のみをアクセス状態に設定し、ＥＥＰＲＯ
Ａｉ ４猷ＯＥ鴻子とＷＥｙｉ子のみをアクセス状態に
設定する。そして２人１〜２人。よりアドレスを指定す
ることによりＲＡＭ３がらＥＥＰＲ，０Ｍ４への書込み
が行われる。この時、同時に０ＰＵｔは ５ｈＶ）！ｒ
値ｔ２ｎｚ〜２Ｄ１ｍより、読み込むことができる。
の時ｆ−１バッファ５３および５４を開き、バッファｓ
ｔ、！５ｚおよび５５を閉じ、ＲＡＭ３ｆ−ｊ、ＯＥ＠
子とＯＢ端子のみをアクセス状態に設定し、ＥＥＰＲＯ
Ａｉ ４猷ＯＥ鴻子とＷＥｙｉ子のみをアクセス状態に
設定する。そして２人１〜２人。よりアドレスを指定す
ることによりＲＡＭ３がらＥＥＰＲ，０Ｍ４への書込み
が行われる。この時、同時に０ＰＵｔは ５ｈＶ）！ｒ
値ｔ２ｎｚ〜２Ｄ１ｍより、読み込むことができる。
以上、説明し次動作において、データメモリｕＬＡＭ）
とバックアップメモリ（ＥＥＦＲＯＭ）は、ＣＰＵにお
けるメモリを介さずにＩｌｏからのＣＰＵ利御により同
時にアクセスが可能となる。したがって、データメモリ
にデータを書き込む際に自動的にバックアップメモリに
書き込むことが実現できる。
とバックアップメモリ（ＥＥＦＲＯＭ）は、ＣＰＵにお
けるメモリを介さずにＩｌｏからのＣＰＵ利御により同
時にアクセスが可能となる。したがって、データメモリ
にデータを書き込む際に自動的にバックアップメモリに
書き込むことが実現できる。
（発明の効果）
以上、説明し念よりに本発明はＣＰＵからデータメモリ
およびバックアップメモリに対し直接データバスとアド
レスバスにより制御することをやめ、工／Ｏポートを介
して各メモリにアクセスするように構成されている。こ
のように。
およびバックアップメモリに対し直接データバスとアド
レスバスにより制御することをやめ、工／Ｏポートを介
して各メモリにアクセスするように構成されている。こ
のように。
Ｉ／Ｏポート全介してメモリ制御することにより異なる
メモリに同時アクセスが可能となる。
メモリに同時アクセスが可能となる。
したがって、データメモリへの書き込み時に同時にバッ
クアップメモリにも・序き込むことができ、さらにＯＰ
Ｕのメモｌ−弁さずに１．ＯＡＤ・５ＡＶＥ等のメモリ
間のデータの受渡しがＤＪ能となるという効果がある。
クアップメモリにも・序き込むことができ、さらにＯＰ
Ｕのメモｌ−弁さずに１．ＯＡＤ・５ＡＶＥ等のメモリ
間のデータの受渡しがＤＪ能となるという効果がある。
第１図は、本発明によるメモリバックアップ回路の実施
例を示す回路構成図、第２図は、第１図の回路の動作を
説明する友めのタイムチャート、第３図は従来のメモリ
バックアップ回路の構成図である。 １・・・ＣＰＵ ２・・・Ｉ／Ｏポート（プログラマブル周辺インタフェ
ース） ２人１〜２λΩ・・・アドレスバス出力端子２Ｄ０１〜
２ｏｏｍ・・・データバス出力抱子２Ｄ１１〜２ｏｒｍ
・・・データバス入力端子３・・・ＲＡＭ（データメモ
リ） ３１・・・ＲＡＭチップセレクト４子（Ｏ８）３２・・
・Ｒ，ＡＭアウトプットイネーブル端子（ＯＥ） ３３・・・凡ＡＭライトイネーブル趨子（ＷＥ）４−Ｅ
Ｅ Ｐ几ＯＭ（バックアップメモリ）４１・・・ＥＥ
ＰルＯＭチップセレクト入力端子（Ｏ８） ４２・・・ＥＥＰＲＯＭアウトプットイネーブル入力端
子（ＯＥ） ４３・・・ＥＥＰＲＯＭ２イトイネーブル入力端子（ｗ
ｇ） ５１〜５５・・・バッファ ５人１〜５λ５・・・バッファ制御端子６・・・アドレ
スデコーダ ７・・・ＥＥＰ）も０Ｍデータバスバツファ８・・・几
ＡＪ’−タバスバツファ
例を示す回路構成図、第２図は、第１図の回路の動作を
説明する友めのタイムチャート、第３図は従来のメモリ
バックアップ回路の構成図である。 １・・・ＣＰＵ ２・・・Ｉ／Ｏポート（プログラマブル周辺インタフェ
ース） ２人１〜２λΩ・・・アドレスバス出力端子２Ｄ０１〜
２ｏｏｍ・・・データバス出力抱子２Ｄ１１〜２ｏｒｍ
・・・データバス入力端子３・・・ＲＡＭ（データメモ
リ） ３１・・・ＲＡＭチップセレクト４子（Ｏ８）３２・・
・Ｒ，ＡＭアウトプットイネーブル端子（ＯＥ） ３３・・・凡ＡＭライトイネーブル趨子（ＷＥ）４−Ｅ
Ｅ Ｐ几ＯＭ（バックアップメモリ）４１・・・ＥＥ
ＰルＯＭチップセレクト入力端子（Ｏ８） ４２・・・ＥＥＰＲＯＭアウトプットイネーブル入力端
子（ＯＥ） ４３・・・ＥＥＰＲＯＭ２イトイネーブル入力端子（ｗ
ｇ） ５１〜５５・・・バッファ ５人１〜５λ５・・・バッファ制御端子６・・・アドレ
スデコーダ ７・・・ＥＥＰ）も０Ｍデータバスバツファ８・・・几
ＡＪ’−タバスバツファ
Claims (1)
- ＣＰＵと、前記ＣＰＵに接続されたＩ／Ｏポートと、前
記Ｉ／Ｏポートの出力に結合されたマルチデータバスに
接続された第１バッファと、前記第１バッファの出力マ
ルチデータバスに接続された第２バッファと、前記第１
バッファの出力マルチデータバスに接続された第３バッ
ファと、アドレス端子が前記Ｉ／Ｏポートの出力に結合
されたマルチアドレスバスに、データ入力端子が前記第
２バッファ出力にそれぞれ接続されたデータメモリと、
アドレス端子が前記Ｉ／Ｏポートの出力に結合されたマ
ルチアドレスバスに、データ入力端子が前記第３バッフ
ァ出力にそれぞれ接続されたバックアップメモリと、前
記データメモリのデータ出力端子に接続された第４バッ
ファと、前記バックアップメモリのデータ出力端子に接
続され、その出力が前記第４バッファ出力とともに前記
Ｉ／Ｏポートの入力に接続された第５バッファとからな
り、前記Ｉ／Ｏポートの出力を前記第１から第５までの
バッファ、前記データメモリおよびバックアップメモリ
の制御端子に接続して構成したことを特徴とする自動メ
モリバックアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318850A JPH02163849A (ja) | 1988-12-16 | 1988-12-16 | 自動メモリバツクアツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318850A JPH02163849A (ja) | 1988-12-16 | 1988-12-16 | 自動メモリバツクアツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02163849A true JPH02163849A (ja) | 1990-06-25 |
Family
ID=18103654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318850A Pending JPH02163849A (ja) | 1988-12-16 | 1988-12-16 | 自動メモリバツクアツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02163849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8122204B2 (en) | 2007-06-11 | 2012-02-21 | Spansion Llc | Shadow write and transfer schemes for memory devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54125930A (en) * | 1978-03-24 | 1979-09-29 | Toshiba Corp | Electronic computer |
| JPS58185098A (ja) * | 1982-04-23 | 1983-10-28 | Fujitsu Ltd | メモリバツクアツプ方式 |
-
1988
- 1988-12-16 JP JP63318850A patent/JPH02163849A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54125930A (en) * | 1978-03-24 | 1979-09-29 | Toshiba Corp | Electronic computer |
| JPS58185098A (ja) * | 1982-04-23 | 1983-10-28 | Fujitsu Ltd | メモリバツクアツプ方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8122204B2 (en) | 2007-06-11 | 2012-02-21 | Spansion Llc | Shadow write and transfer schemes for memory devices |
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