JPH04262433A - メモリカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は上位データを記憶するメ
モリと、下位データを記憶するメモリと、メモリを選択
する信号をデコードするデコーダとを備えているメモリ
カードに関するものである。

【０００２】

【従来の技術】図４は従来のこの種のメモリカードの構
成を示すブロック図である。コントロール信号線＃Ａ１
　及びアドレス最上位信号線ＡＤＭＳは、デコーダ４の
コントロール信号端子＃Ａ１　及びアドレス最上位信号
端子Ａ２と各別に接続される。デコーダ４の出力端子＃
Ｙ１　はメモリ１の一側のチップイネーブル信号端子＃
ＣＥ　及びメモリ２の一側のチップイネーブル信号端子
＃ＣＥ　と接続される。デコーダ４の出力端子＃Ｙ０　
はメモリ１の他側のチップイネーブル信号端子＃ＣＥ　
及びメモリ２の他側のチップイネーブル信号端子＃ＣＥ
　と接続される。アドレスバスＡＤはメモリ１のアドレ
ス信号端子Ａ３及びメモリ２のアドレス信号端子Ａ３と
接続される。アウトプットイネーブル信号線＃ＯＥ　は
、メモリ１のアウトプットイネーブル信号端子＃Ａ４　
及びメモリ２のアウトプットイネーブル信号端子＃Ａ４
　と接続される。メモリ１のデータバス端子Ｙ３は、上
位データを転送する上位データバスＤＢＭＳと接続され
、メモリ２のデータバス端子Ｙ３は下位データを転送す
る下位データバスＤＢＬＳと接続される。

【０００３】次にこのメモリカードの動作を説明する。 メモリ１，２のデータを読出す場合、コントロール信号
線＃ＣＳ　をＬレベルにし、アドレスバスＡＤにアドレ
ス信号を与えると、デコーダ４がメモリ１及びメモリ２
を選択する。ここでアウトプットイネーブル信号線＃Ｏ
Ｅ　がＬレベルになると、メモリ１，２がともにアウト
プットイネーブル状態になり、上位データバスＤＢＭＳ
及び下位データバスＤＢＬＳにメモリ１，２のデータが
読出される。また、メモリカードに用いているメモリの
種類、記憶容量等のメモリカードの属性データをメモリ
１，２の記憶領域の一部分に記憶させておき、アドレス
バスＡＤにより特定のアドレス信号を与えることにより
、通常の読出し動作で属性データが読出される。

【０００４】

【発明が解決しようとする課題】しかし乍ら、従来のメ
モリカードは、上位データバスと接続したメモリ及び下
位データバスと接続したメモリをともに選択するから、
上位データ及び下位データのいずれか一方を読出すこと
ができない。またメモリカードの属性データは、メモリ
の記憶領域の一部分に記憶させるか、あるいは属性デー
タ用のメモリを別に設けなければならないという問題が
ある。本発明は斯かる問題に鑑み、上位データ及び下位
データのいずれか一方の読出し、書込みができるメモリ
カード及び属性データをメモリの記憶領域の一部分又は
属性データ用メモリに記憶させる必要がないメモリカー
ドを提供することを目的とする。

【０００５】

【課題を解決するための手段】第１発明に係るメモリカ
ードは、上位データのバスと接続された第１メモリに接
続している第１デコーダと、下位データのバスと接続さ
れた第２メモリに接続している第２デコーダとを備えて
、第１メモリ若しくは第２メモリの一方、又は第１メモ
リ及び第２メモリの双方を選択できる構成にする。第２
発明に係るメモリカードは、上位データのバスと接続さ
れた第１メモリに接続している第１デコーダと、下位デ
ータのバスと接続された第２メモリに接続している第２
デコーダと、上位データのバス又は下位データのバスの
一方と接続されたバッファとを備え、第１デコーダ及び
第２デコーダの出力に基づいて第１メモリ若しくは第２
メモリの一方、又は第１メモリ及び第２メモリの双方を
選択できるようにし、第３デコーダの出力に基づいてバ
ッファを選択する場合は第１デコーダ及び第２デコーダ
により第１メモリ及び第２メモリの選択を禁じ、バッフ
ァの入力をバスへ出力する構成にする。

【０００６】

【作用】第１発明では、第１デコーダの出力により第１
メモリを選択すると、上位データの読出し又は書込みが
できる。第２デコーダの出力により第２メモリを選択す
ると下位データの読出し又は書込みができる。第１デコ
ーダ及び第２デコーダの出力により、第１メモリ及び第
２メモリをともに選択すると、上位データ及び下位デー
タ双方の読出し又は書込みができる。これにより上位デ
ータ若しくは下位データの一方、又は上位データ及び下
位データ双方の読出し、書込みができる。

【０００７】第２発明では、第１デコーダの出力により
第１メモリを選択すると、上位データの読出しができる
。第２デコーダの出力により第２メモリを選択すると下
位データの読出しができる。第１デコーダ及び第２デコ
ーダの出力により、第１メモリ及び第２メモリをともに
選択すると、上位データ及び下位データ双方の読出しが
できる。第３デコーダの出力によりバッファを選択する
と第１デコーダ及び第２デコーダによる第１メモリ及び
第２メモリの選択を禁じ、バッファの入力をバスへ出力
する。これにより、上位データ若しくは下位データの一
方、又は上位データ及び下位データ双方の読出しができ
、バッファに入力した特定のデータをバスへ出力できる
。

【０００８】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るメモリカードの構成を示す
ブロック図である。後述するメモリを選択する信号を与
えるコントロール信号線＃ＣＳ２は、後述する上位デー
タ用のメモリ１を選択するデコーダ３のコントロール信
号端子＃Ａ１　と、同様にメモリを選択する信号を与え
るコントロール信号線＃ＣＳ１は後述する下位データ用
のメモリ２をアクセスするデコーダ４のコントロール信
号端子＃Ａ１　と接続される。ライトイネーブル信号線
＃ＷＥ　はデコーダ５のライトイネーブル信号端子＃Ａ
５　と接続される。デコーダ３の出力端子＃Ｙ０　はメ
モリ１のチップイネーブル信号端子＃ＣＥ　と、デコー
ダ４の出力端子Ｙ０はメモリ２のチップイネーブル信号
端子＃ＣＥ　と各別に接続される。

【０００９】デコーダ５の出力端子＃Ｙ０　は、メモリ
１及びメモリ２の各ライトイネーブル信号端子＃Ａ６　
と接続される。アウトプットイネーブル信号線＃ＯＥ　
はメモリ１及びメモリ２の各アウトプットイネーブル信
号端子＃Ａ４　と接続される。アドレスバスＡＤはメモ
リ１及びメモリ２の各アドレス信号端子Ａ３と接続され
る。メモリ１のデータバス端子Ｙ３は上位データを転送
する上位データバスＤＢＭＳと、メモリ２のデータバス
端子Ｙ３は下位データを転送する下位データバスＤＢＬ
Ｓと各別に接続される。前記デコーダ３，４はコントロ
ール信号線＃ＣＳ２、＃ＣＳ１に与えられた信号をデコ
ードする。なお、メモリ１又は２の記憶領域の一部分に
属性データを記憶させてある。

【００１０】次にこのように構成したメモリカードの動
作を説明する。いま、例えば上位データＤ８〜Ｄ１５　
をメモリ１から読出す場合、コントロール信号線ＣＳ２
　をＬレベルにし、コントロール信号線ＣＳ１　をＨレ
ベルにする。そうするとデコーダ３の出力端子＃Ｙ０　
がＬレベルになり、デコーダ３によりメモリ１が選択さ
れる。ここで、アウトプットイネーブル信号線＃ＯＥ　
がＬレベルになると、メモリ１，２がともにアウトプッ
トイネーブル状態になり、選択されているメモリ１の上
位データＤ８〜Ｄ１５　が、アドレスバスＡＤのアドレ
ス信号に応じて上位アドレスバスＤＢＭＳに読出される
。これにより上位データＤ８〜Ｄ１５　を単独で読出し
得る。なお、特定のアドレス信号をアドレスバスに与え
ることによりメモリ１又は２の記憶領域の一部分に記憶
している属性データが上位データバスＤＢＭＳ又は下位
データバスＤＢＬＳに読出される。

【００１１】また、同様に上位データＤ８〜Ｄ１５　を
メモリ１に書込む場合、コントロール信号線ＣＳ２　を
Ｌレベルにし、コントロール信号線ＣＳ１　をＨレベル
にする。そうするとデコーダ３の出力端子＃Ｙ０　がＬ
レベルになり、デコーダ３によりメモリ１が選択される
。ここで、ライトイネーブル信号線＃ＷＥ　がＬレベル
になると、メモリ１，２がともにライトイネーブル状態
になって、上位データバスＤＢＭＳに与えられた上位デ
ータＤ８〜Ｄ１５　をアドレスバスＡＤのアドレス信号
に応じて、選択されているメモリ１に書込む。したがっ
て上記データを単独で書込み得る。

【００１２】次に、例えば下位データＤ０〜Ｄ７を読出
す場合は、コントロール信号線＃ＣＳ２をＨレベルにし
、コントロール信号線＃ＣＳ１をＬレベルにする。そう
するとデコーダ４によりメモリ２が選択される。ここで
アウトプットイネーブル信号線＃ＯＥ　がＬレベルにな
るとメモリ１，２がともにアウトプットイネーブル状態
になり、選択されているメモリ２の下位データＤ０〜Ｄ
７が、アドレスバスＡＤのアドレス信号に応じて下位デ
ータバスＤＢＬＳに読出される。これにより下位データ
Ｄ０〜Ｄ７を単独で読出し得る。 また下位データＤ０〜Ｄ７を書込む場合は、前記同様に
デコーダ４によりメモリ２が選択され、ライトイネーブ
ル信号線＃ＷＥがＬレベルになると、メモリ１，２がと
もにライトイネーブル状態になり、下位データバスＤＢ
ＬＳに与えられた下位データＤ０〜Ｄ７をアドレスバス
ＡＤのアドレス信号に応じて、選択されているメモリ２
に書込む。これにより下位データＤ０〜Ｄ７を単独でメ
モリ２に書込み得る。

【００１３】またコントロール信号線ＣＳ１，ＣＳ２　
をともにＬレベルにして、メモリ１，２がともに選択さ
れているときに、アウトプットイネーブル信号＃ＯＥ　
がＬレベルレベルになると、メモリ１の上位データ及び
メモリ２の下位データがアドレス信号に応じて上位デー
タバスＤＢＭＳ及び下位データバスＤＢＬＳに各別に読
出される。一方、メモリ１，２がともに選択されている
ときにライトイネーブル信号線＃ＷＥ　がＬレベルレベ
ルになると、上位データバスＤＢＭＳ及び下位データバ
スＤＢＬＳの上位データ及び下位データが、アドレス信
号に応じてメモリ１及びメモリ２に各別に書込まれる。 これにより、上位データ及び下位データ双方を読出し、
書込みができる。

【００１４】図２はデータ読出し専用のメモリカードの
構成を示すブロック図である。このメモリカードはデコ
ーダ３，４とメモリ１，２とを備えており、図１に示し
たメモリカードのライトイネーブル信号線＃ＷＥ　から
、デコーダ５を介してメモリ１，２のライトイネーブル
信号端子＃Ａ６　までの回路を除いたものであり、それ
以外の回路構成は図１のメモリカードと同様に構成され
ている。 またメモリ１又は２の記憶領域の一部分に属性データを
記憶させている。それにより、このメモリカードは、前
述したと同様の読出し動作により、メモリ１の上位デー
タ及びメモリ２の下位データの一方を単独で読出すこと
ができ、またメモリ１の上位データ及びメモリ２の下位
データの双方をともに読出すことができる。更に特定の
アドレス信号により属性データを読出すことができる。

【００１５】図３は第２発明に係るメモリカードの構成
を示すブロック図である。コントロール信号線＃ＣＳ２
（ＣＳ１）　はデコーダ３（４）のコントロール信号端
子＃Ａ１（＃Ａ１）と接続されている。属性データ選択
信号線＃ＲＥＧは、デコーダ３及び４の各属性データ選
択信号端子＃Ａ７　及び属性データ選択用のデコーダ６
の属性データ選択信号端子Ａ７と接続されている。デコ
ーダ３（４）の出力端子＃Ｙ０（＃Ｙ０）はメモリ１（
２）のチップイネーブル信号端子＃ＣＥ（＃ＣＥ）と接
続されている。デコーダ６の出力端子＃Ｙ２　はメモリ
１及び２の各アウトプットイネーブル信号端子＃Ａ４　
と接続され、またアウトプットイネーブル信号線＃ＯＥ
　と接続されている。メモリ１のデータバス端子Ｙ３は
上位データを転送する上位データバスＤＢＭＳと接続さ
れており、メモリ２のデータバス端子Ｙ３は下位データ
を転送する下位データバスＤＢＬＳと接続されている。 前記デコーダ６の出力端子＃Ｙ０　はバッファ７の制御
信号端子＃ＥＡ　と接続されている。このバッファ７の
データ端子Ａ０は、例えば電源ＶＣＣの電位に固定した
８ビットの属性データを与えている属性データバスＤＢ
Ｆ　と接続されている。バッファ７の出力端子ＹＡは前
記下位データバスＤＢＬＳと接続されている。

【００１６】次にこのメモリカードの動作を説明する。 データを読出す場合前述したように、コントロール信号
線＃ＣＳ２をＬレベルにし、コントロール信号線ＣＳ１
　をＨレベルにすると、デコーダ３によりメモリ１が選
択される。ここでアウトプットイネーブル信号線＃ＯＥ
　がＬレベルになると、メモリ１，２がともにアウトプ
ットイネーブル状態になり、選択されているメモリ１の
上位データがアドレス信号に応じて上位データバスＤＢ
ＭＳに読出される。またコントロール信号線ＣＳ２　を
Ｈレベルにし、コントロール信号線ＣＳ１　をＬレベル
にすると、デコーダ４によりメモリ２が選択され、アウ
トプットイネーブル信号線＃ＯＥ　がＬレベルになると
メモリ２がアウトプットイネーブル状態になり、選択さ
れているメモリ２の下位データが下位データバスＤＢＬ
Ｓに読出される。

【００１７】更にコントロール信号線ＣＳ１，ＣＳ２　
をともにＬレベルにするとデコーダ３，４によりメモリ
１，２がともに選択される。そしてアウトプットイネー
ブル信号線＃ＯＥ　がＬレベルになるとメモリ１，２の
上，下位データが上，下位データバスＤＢＭＳ，ＤＢＬ
Ｓ　に各別に読出される。ところで、属性データを読出
す場合、属性データ選択信号線＃ＲＥＧをＨレベルにす
る。そうするとデコーダ３，４の各出力端子＃Ｙ０　は
ともにＨレベルになってデコーダ３，４によるメモリ１
，２の選択を禁止し、メモリ１，２に対して選択待機状
態になる。またデコーダ６の出力端子＃Ｙ２　がＨレベ
ルになり、メモリ１，２をアウトプットイネーブルの状
態になるのを禁止する。このときデコーダ４の出力端子
＃Ｙ０　はＬレベルになっていて、バッファ７の制御信
号端子＃ＥＡ　がＬレベルになり、バッファ７はそれに
入力されたデータの出力が可能になる。ここでバッファ
７の入力は８ビットが全て電源ＶＣＣの電位に固定され
ているので、８ビットが各Ｈレベルの信号である“ＦＦ
ｈ　”なる属性データを下位データバスＤＢＬＳへ出力
する。

【００１８】このようにしてバッファ７に固定したデー
タを与えておくことにより、それを属性データとして下
位データバスＤＢＬＳに出力できることになる。そのた
め属性データをメモリの記憶領域の一部分に記憶させる
必要がなく、あるいは属性データのみを記憶するメモリ
を用いる必要がない。なお、本実施例ではメモリを２個
用いた場合について説明したが、２個以上であってもよ
く、２個に限るものではない。また属性データは８ビッ
トを全て電源ＶＣＣの電位としたが、これは例示であり
、一部のビットを電源ＶＣＣの電位とし、それ以外のビ
ットを接地電位にしてもよいのは勿論である。更にバッ
ファ７を下位データバスＤＢＬＳと接続したが、それは
例示であり上位データバスＤＢＭＳと接続することもで
きる。

【００１９】

【発明の効果】以上詳述したように第１発明によれば、
メモリを選択するためのデコーダを、上位データバスと
接続されたメモリ及び下位データバスと接続されたメモ
リに夫々対応づけて設けたので、上位データ若しくは下
位データの一方、又は上位データ及び下位データの双方
の読出し、書込みができる。また第２発明によれば、バ
ッファの入力を固定して属性データを設定し、メモリの
選択を待機状態にしているときに属性データをデータバ
スへ出力させ得るから、属性データをメモリの記憶領域
の一部分に記憶させる必要がなく、あるいは属性データ
用のメモリを用いる必要もない等、機能が優れたメモリ
カードを安価に提供できる優れた効果を奏する。

【図面の簡単な説明】

【図１】第１発明に係るメモリカードの構成を示すブロ
ック図である。

【図２】第１発明に係るメモリカードの他の実施例を示
すブロック図である。

【図３】第２発明に係るメモリカードの構成を示すブロ
ック図である。

【図４】従来のメモリカードの構成を示すブロック図で
ある。

【符号の説明】

１，２　　　　　　　　　　メモリ ３，４，５，６　　デコーダ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　上位データのバスと接続された第１メ
   モリと、下位データのバスと接続された第２メモリと、
   メモリを選択するための信号をデコードするデコーダと
   を備えるメモリカードにおいて、前記第１メモリと接続
   された第１デコーダ及び前記第２メモリと接続された第
   ２デコーダを備え、第１デコーダ及び第２デコーダの出
   力に基づいて、第１メモリ若しくは第２メモリの一方、
   又は第１メモリ及び第２メモリの双方を選択すべく構成
   してあることを特徴とするメモリカード。
2. 【請求項２】　　上位データのバスと接続された第１メ
   モリと、下位データのバスと接続された第２メモリと、
   メモリを選択するための信号をデコードするデコーダと
   を備えるメモリカードにおいて、前記第１メモリと接続
   された第１デコーダと、第２メモリと接続された第２デ
   コーダと、前記バスのいずれかと接続されたバッファと
   、該バッファと接続された第３デコーダとを備え、第１
   デコーダ及び第２デコーダの出力に基づいて第１メモリ
   若しくは第２メモリの一方、又は第１メモリ及び第２メ
   モリの双方を選択すべくなしており、第３デコーダの出
   力に基づいてバッファを選択する場合は、第１デコーダ
   及び第２デコーダによる第１メモリ及び第２メモリの選
   択を禁じて、バッファの入力をバスへ出力すべく構成し
   てあることを特徴とするメモリカード。