JPH02163941A - 半導体集積回路素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、旧Ｓ型半導体集積回路におけるＬＤＤ（Ｌｔ
ｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）　）ランジスタ
の製造方法に関するものである。

〔従来の技術］ 第３図は従来のＬＤＤ　　）ランジスタの製造方法の工
程を示す模式図である。

まず、ｐ型のＳｉ基板３１に、素子分離領域にＳｉＯ□
ｎ’Ｊ、３２を形成する。次に活性領域に膜Ｗ−２００
〜３００人のゲー）　ＳｉＯ□膜３３膜形３した後、厚
さ５０００人程度０多結晶Ｓｔからなるゲート電極３４
をパターン形成する（第３図（ａ））。ゲート電極３４
をマスクとして砒素イオンＡｓ”を注入し、低濃度（５
Ｘ　１．０１３ｃｍ−２）のｎ型ソース・ドレイン領域
３５を形成する（第３図ｆｂｌ）、次いで全域にわたっ
て、ＣＶＤ法により膜厚８０００人程度０ＳｉＯ□膜３
６を積層形成するく第３図（Ｃ））。イオン反応性エッ
ッチング（ＲＩＥ）等の異方性エツチングを施して、ゲ
ート電極３４の近傍にサイドウオール３７を形成する（
第３図（ｄ））。ゲート電極３４及びサイドウオール３
７をマスクとして砒素イオン八Ｓ°を注入し、高濃度（
５×ｌＯ１５１０１５ＣＩのソース・ドレイン領域３８
を形成する（第３図（ｅ））。

Ｒ後にアニール処理を施して不純物の活性化を行う。

上述したような製造方法とは別に、低濃度のソース・ド
レイン領域を再現性よく正確に形成しようとする製造方
法が、特開昭５９−５２８７８号公９Ｂ４こ開示されて
いる。この方法は、半導体基板上に形成されたゲート電
極をマスクとしてこの半導体基板に低濃度の不純物を注
入し、次にこのゲート電極に隣接して形成した多結晶Ｓ
ｉのマスク材及びゲート電極をマスクとして高濃度の不
純物を注入することとしている。

〔発明が解決しようとする課題〕

ところが上述した従来の製造方法にあっては、サイドウ
オールを形成する際に、イオン反応性エツチング等の異
方性エツチングを用いるので、ソース・トレイン領域に
おけるＳｉ基板表面に高エネルギのイオンが照射され、
Ｓｉ基板はダメージを受けて結晶構造が乱される。この
結果、製造される集積回路の特性が悪化するという問題
点があった。

また特開昭５９−５２８７８号公？［こ開示された製造
方法にあっても、サイドウオールに相当する多結晶Ｓｉ
のマスク材を形成する際に、高エネルギのエツチングを
行うので、前述の従来の製造方法と全く同様な現象が生
じ、同様の問題点があった。

本発明はかかる事情に鑑みてなされたものであり、基板
にダメージを与えることなく、ＬＤＤトランジスタを再
現性よく製造することができる半導体集積回路素子の製
造方法を提供することを目的とする。

〔課題を解決するための手段〕

本発明に係る半導体集積回路素子の製造方法は、低濃度
のソース及びドレイン形成領域以外の半導体基板にゲー
ト絶縁膜を介してゲート電極用の被膜を形成する工程と
、低濃度の不純物を注入する工程と、前記低濃度のソー
ス及びトレイン形成領域に前記ゲート電極用の被膜に対
して耐エツチング性である別の被膜を形成する工程と、
少なくとも前記低濃度のソース及びドレイン形成領域な
らびにゲート電極形成領域をマスクする工程と、エツチ
ングにて前記ゲート電極形成領域以外の前記ゲート電極
用の被膜を除去する工程と、高７農度の不純物を注入す
る工程とを有することを特徴とする。

〔作用〕

本発明の半導体集積回路素子の製造方法にあっては、低
濃度のソース・ドレイン領域のみを空隙とした電極用被
膜をパターン形成し、その空隙位置にサイドウオールに
相当する被膜を埋め込み、ゲート電極として必要な部分
は残してそれ以外の電極用被膜を除去する。

この製造方法において、不必要な電極用被膜を除去する
際に、サイドウオールに相当する被膜がエツチングのス
トッパとなる。従って電極用被膜がこの被膜に対して高
選択比となるようにエツチング条件を設定する場合には
、等方性エツチングを用いた製造が可能となる。従って
本発明では製造工程において基板に対するダメージはな
い。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて具体的
に説明する。

第１図は本発明に係る半導体集積回路素子の製造方法に
てＬＤＤトランジスタを製造する工程を示す模式図であ
る。

まず前述の従来の方法と同様に、ｐ型のＳｔ基板１に、
素子分離領域にＳｉＯ□膜２を形成する。次いで活性領
域に膜厚２００〜３００人のゲートＳｉＯ□膜３を形成
する。次に低濃度のソース・ドレイン形成領域を除く全
域に、厚さ５０００人程度０多結晶Ｓｉ膜４をパターン
形成する（第１図（ａ））。次に多結晶Ｓｉ膜４をマス
クとして砒素イオンＡｓ’を注入し、低濃度（５ｘ　１
０”　ｃｍ−２）のｎ型ソース・ドレイン領域５を形成
する（第１図（ｂ））。全域にわたってＣＶＤ法により
膜厚１ｏｏｏｏ人程度のＳｉＯ□膜６を積層形成する（
第１図（Ｃ））。弗酸（例えばＩＩＰ　：　Ｈ□〇−１
：４０）を用いて、Ｓｉｎｇ膜６にエツチング処理を施
す（第１図（ｄ））。次いで低濃度のソース・ドレイン
領域５及びゲート電極形成領域に、マスク材としてフォ
トレジスト７をパターン塗布する（第１図（ｅ））。

硝弗酸（例えばＨＦ　：　１１肋３：　１ｌｚＯ＝　１
　：　４００　　：　２０）を用い、フォトレジスト７
をマスクとしてウエアトエッチングからなる等方性エツ
チングを行って、ゲート電橋８．サイドウオール９を形
成する（第１図（ｆ））。ここで、多結晶Ｓｔに対して
Ｓｉｎ、膜は耐エツチング性であるので、不要部の多結
晶５ｔＪＩＩＡ、ｉを完全にエツチング除去できると共
に、所望のゲート電極８及びサイドウオール９を形成す
ることができる。なおこの際の等方性エツチングとして
は、ウェットエツチングに限らずドライエツチングでも
よく、この場合には等方性を有するラジカルエツチング
が適している。

フォトレジスト７を除去し、ゲート電極８及びサイドウ
オール９をマスクとして、高濃度の砒素イオンＡｓ’を
注入し、高濃度（５Ｘ　１０１５０「Ｚ）のソース・ト
レイン領域１０を形成する（第１図（ｇ３）。

最後にアニール処理を施して不純物を活性化して、ＬＤ
Ｄ　　トランジスタを製造する。

本発明の製造方法では不要な電極用被膜（多結晶Ｓｉ膜
４）を等方性エツチングにて除去するので、第２図（ｅ
ｌ　〜（ｆ）　（第１図ｔｅｌ　〜（ｆ）に対応する）
に示すように、エツチングマスクとなるフォトレジスト
７のパターンずれが生じている場合にあっても、何等の
支障はない。

〔発明の効果〕

以上詳述した如く本発明の製造方法では、従来の方法の
ようにイオン反応性エツチング等の異方性エツチングを
用いる必要がないので、基板にダメージを与える虞はな
い。従ってＬＤＤ　　トランジスタを再現性よ（製造す
ることができ、この結果このようなＬＤＤトランジスタ
からなる集積回路の特性は極めて良い。

また低濃度のソース・トレイン領域以外にゲート電極用
の被膜を形成して不純物を導入するので、一定の幅の低
濃度のソース・ドレイン領域を再現性よく形成し得る等
、本発明は優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路素子の製造方法の
工程を示す模式図、第２図は同じくその一部の工程を示
す模式図、第３図は従来の製造方法の工程を示す模式図
である。 １・・・Ｓｉ基板　３・・・ゲートＳｉｎ、膜　４・・
・多結晶Ｓｉ膜　５．ＩＯ・・・ソース・ドレイン領域
　６・・・ＳｉＯ□膜７・・・フォトレジスト　８・・
・ゲート電極　９・・・サイドウオール 特許　　出願人　　住友金属工業株式会社代理人　弁理
士　　河　　野　　登　　火弟 図 図

Claims (1)

【特許請求の範囲】
1. １、低濃度のソース及びドレイン形成領域以外の半導体
   基板にゲート絶縁膜を介してゲート電極用の被膜を形成
   する工程と、低濃度の不純物を注入する工程と、前記低
   濃度のソース及びドレイン形成領域に前記ゲート電極用
   の被膜に対して耐エッチング性である別の被膜を形成す
   る工程と、少なくとも前記低濃度のソース及びドレイン
   形成領域ならびにゲート電極形成領域をマスクする工程
   と、エッチングにて前記ゲート電極形成領域以外の前記
   ゲート電極用の被膜を除去する工程と、高濃度の不純物
   を注入する工程とを有することを特徴とする半導体集積
   回路素子の製造方法。