JPH05102181A - 高耐圧半導体装置の製法 - Google Patents
高耐圧半導体装置の製法Info
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- JPH05102181A JPH05102181A JP3258202A JP25820291A JPH05102181A JP H05102181 A JPH05102181 A JP H05102181A JP 3258202 A JP3258202 A JP 3258202A JP 25820291 A JP25820291 A JP 25820291A JP H05102181 A JPH05102181 A JP H05102181A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
- H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高濃度のドレイン領域の周囲に低濃度領域を
形成して高耐圧にする絶縁ゲート型トランジスタで、自
己整合的に高濃度領域および低濃度領域を形成してアラ
イメントマージンを縮少し、素子の小型化、特性の均一
化を図る。 【構成】 半導体基板表面にゲート絶縁膜を形成し、該
ゲート絶縁膜の一部を除去してポリシリコンの電極を形
成し、該電極から不純物を拡散して高濃度領域を形成し
たのちその電極をマスクとして不純物をイオン注入し不
純物の低濃度領域を形成する高耐圧半導体装置の製法。
形成して高耐圧にする絶縁ゲート型トランジスタで、自
己整合的に高濃度領域および低濃度領域を形成してアラ
イメントマージンを縮少し、素子の小型化、特性の均一
化を図る。 【構成】 半導体基板表面にゲート絶縁膜を形成し、該
ゲート絶縁膜の一部を除去してポリシリコンの電極を形
成し、該電極から不純物を拡散して高濃度領域を形成し
たのちその電極をマスクとして不純物をイオン注入し不
純物の低濃度領域を形成する高耐圧半導体装置の製法。
Description
【０００１】
【産業上の利用分野】本発明は高耐圧用の絶縁ゲート型
MOS トランジスタを有する半導体装置の製法に関する。
さらに詳しくは、液晶ドライバの駆動用トランジスタな
ど高耐圧を必要とする半導体装置の製法に関する。
MOS トランジスタを有する半導体装置の製法に関する。
さらに詳しくは、液晶ドライバの駆動用トランジスタな
ど高耐圧を必要とする半導体装置の製法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置で高耐圧化を
達成するため、絶縁ゲート型トランジスタ（以下、FET
という）の高濃度のソース、ドレイン領域を低濃度領域
で取り囲む方法がとられている。すなわちドレイン領域
の端部で半導体の濃度差が急峻であるとドレイン端の電
界が強くなり、耐圧劣化がおきて降伏し易くなるが、一
方不純物濃度の低い領域を設けると、ドレイン側に空乏
層が形成されるため、電界強度が緩和されるからであ
る。
達成するため、絶縁ゲート型トランジスタ（以下、FET
という）の高濃度のソース、ドレイン領域を低濃度領域
で取り囲む方法がとられている。すなわちドレイン領域
の端部で半導体の濃度差が急峻であるとドレイン端の電
界が強くなり、耐圧劣化がおきて降伏し易くなるが、一
方不純物濃度の低い領域を設けると、ドレイン側に空乏
層が形成されるため、電界強度が緩和されるからであ
る。
【０００３】このようなFET の構造の例を図７〜８に示
す。これらの図において、１は半導体基板、２はフィー
ルド酸化膜、３はゲート絶縁膜、４はゲート電極、８は
ドレイン、ソース領域の高濃度領域、９は低濃度領域、
10は絶縁膜、11は電極膜、１２はパシベーション膜であ
る。
す。これらの図において、１は半導体基板、２はフィー
ルド酸化膜、３はゲート絶縁膜、４はゲート電極、８は
ドレイン、ソース領域の高濃度領域、９は低濃度領域、
10は絶縁膜、11は電極膜、１２はパシベーション膜であ
る。
【０００４】図７では、ソース、ドレイン拡散マスクま
では通常の絶縁ゲート型プロセスと同一のプロセスで行
い、まず低濃度領域９を形成するためイオン注入を行い
（自己整合）、つぎに高濃度領域８を形成のため選択的
にイオン注入を行う。そのため、低濃度領域９と高濃度
領域８のアライメントが必要となる。また、つづいて高
濃度領域に電極１１用のコンタクト孔を形成しなければ
ならない。
では通常の絶縁ゲート型プロセスと同一のプロセスで行
い、まず低濃度領域９を形成するためイオン注入を行い
（自己整合）、つぎに高濃度領域８を形成のため選択的
にイオン注入を行う。そのため、低濃度領域９と高濃度
領域８のアライメントが必要となる。また、つづいて高
濃度領域に電極１１用のコンタクト孔を形成しなければ
ならない。
【０００５】図８の構造では、フィールドパターン形成
後、低濃度拡散領域９の形成のため、選択的にイオン注
入を行い、フィールド酸化膜２を形成する。FET のチャ
ネル長はフィールドパターンにより自己整合で形成でき
る。ゲートポリシリコン４のパターン形成後高濃度領域
８をイオン注入により形成する（自己整合）。
後、低濃度拡散領域９の形成のため、選択的にイオン注
入を行い、フィールド酸化膜２を形成する。FET のチャ
ネル長はフィールドパターンにより自己整合で形成でき
る。ゲートポリシリコン４のパターン形成後高濃度領域
８をイオン注入により形成する（自己整合）。
【０００６】これら図７および図８の構造のいずれにお
いても、低濃度領域９をドレイン側だけに設けた構造の
ものもある。
いても、低濃度領域９をドレイン側だけに設けた構造の
ものもある。
【０００７】
【発明が解決しようとする課題】前述の図７の構造の方
法では、高濃度拡散領域とコンタクトホール形成マスク
合わせに、２層間のアライメントマージンが必要となる
ため、高濃度領域８を広くとる必要があり、また、高耐
圧化のため、低濃度領域９の長さは一定長以上必要であ
り、ここにもアライメントマージが必要であり、素子寸
法が大きくなるという問題がある。さらに、低濃度領域
の長さが一定しないと、素子特性も一定しないという問
題がある。
法では、高濃度拡散領域とコンタクトホール形成マスク
合わせに、２層間のアライメントマージンが必要となる
ため、高濃度領域８を広くとる必要があり、また、高耐
圧化のため、低濃度領域９の長さは一定長以上必要であ
り、ここにもアライメントマージが必要であり、素子寸
法が大きくなるという問題がある。さらに、低濃度領域
の長さが一定しないと、素子特性も一定しないという問
題がある。
【０００８】さらに、図８の構造では、低濃度領域９を
フィールド酸化膜２の下に形成することにより、バーズ
ビークが形成されること、および低濃度拡散層のしみ出
しによる実効チャネル長が減少することのため、予めチ
ャネル長を大きくする必要がある。また、フィールド酸
化膜２の大きさが低濃度領域９の大きさになるため、大
きな耐圧を必要としないFET でも素子分離のため必要な
フィールド酸化膜の大きさに合わせる必要があり、ムダ
が生じる。さらにPMOSでは、低濃度領域でフィールド酸
化膜形成中に不純物の吸い出し効果により濃度にバラツ
キが生じ、FETの性能にバラツキが生じる。また低濃度
領域９をドレイン側のみとしたときには、チャネル長が
自己整合で決定できないため、エッチング精度、アライ
メント精度によるFET の性能のバラツキが大きくなると
いう問題がある。
フィールド酸化膜２の下に形成することにより、バーズ
ビークが形成されること、および低濃度拡散層のしみ出
しによる実効チャネル長が減少することのため、予めチ
ャネル長を大きくする必要がある。また、フィールド酸
化膜２の大きさが低濃度領域９の大きさになるため、大
きな耐圧を必要としないFET でも素子分離のため必要な
フィールド酸化膜の大きさに合わせる必要があり、ムダ
が生じる。さらにPMOSでは、低濃度領域でフィールド酸
化膜形成中に不純物の吸い出し効果により濃度にバラツ
キが生じ、FETの性能にバラツキが生じる。また低濃度
領域９をドレイン側のみとしたときには、チャネル長が
自己整合で決定できないため、エッチング精度、アライ
メント精度によるFET の性能のバラツキが大きくなると
いう問題がある。
【０００９】本発明はこのような状況に鑑み、低濃度領
域および高濃度領域を自己整合的に形成してバラツキが
少なく、素子寸法を小さくできる高耐圧半導体装置の製
法を提供する。
域および高濃度領域を自己整合的に形成してバラツキが
少なく、素子寸法を小さくできる高耐圧半導体装置の製
法を提供する。
【００１０】
【課題を解決するための手段】本発明による高耐圧半導
体装置の製法は、半導体基板にゲート電極およびドレイ
ン領域とソース領域が形成され、少くともドレイン領域
は周囲に低濃度領域が形成されてなる高耐圧半導体装置
の製法であって、前記半導体基板表面にゲート絶縁膜を
形成する工程と、該ゲート絶縁膜の一部を除去してポリ
シリコン電極を形成する工程と、該電極から不純物を前
記半導体基板に拡散して不純物の高濃度領域を形成する
工程と、前記ポリシリコン電極をマスクとして不純物を
イオン注入し前記高濃度領域の周囲に低濃度領域を形成
する工程とからなることを特徴とするものである。
体装置の製法は、半導体基板にゲート電極およびドレイ
ン領域とソース領域が形成され、少くともドレイン領域
は周囲に低濃度領域が形成されてなる高耐圧半導体装置
の製法であって、前記半導体基板表面にゲート絶縁膜を
形成する工程と、該ゲート絶縁膜の一部を除去してポリ
シリコン電極を形成する工程と、該電極から不純物を前
記半導体基板に拡散して不純物の高濃度領域を形成する
工程と、前記ポリシリコン電極をマスクとして不純物を
イオン注入し前記高濃度領域の周囲に低濃度領域を形成
する工程とからなることを特徴とするものである。
【００１１】
【作用】本発明によれば、少くともドレイン電極をまず
半導体基板上に不純物をドープしたポリシリコンで形成
し、その不純物を半導体層に拡散して高濃度のドレイン
領域を形成し、そののちにポリシリコン電極をマスクと
して不純物をイオン注入し低濃度領域を形成しているた
め、ポリシリコン電極のマスクだけで電極、高濃度領
域、低濃度領域を形成でき相互間の位置関係は一義的に
定まり、これらのアライメントマージンを全然必要とし
ない。そのため低濃度領域および高濃度領域の形成は最
小限の面積で形成でき、また拡散の温度、時間により一
定寸法に形成でき、小型で品質一定のFET を形成でき
る。
半導体基板上に不純物をドープしたポリシリコンで形成
し、その不純物を半導体層に拡散して高濃度のドレイン
領域を形成し、そののちにポリシリコン電極をマスクと
して不純物をイオン注入し低濃度領域を形成しているた
め、ポリシリコン電極のマスクだけで電極、高濃度領
域、低濃度領域を形成でき相互間の位置関係は一義的に
定まり、これらのアライメントマージンを全然必要とし
ない。そのため低濃度領域および高濃度領域の形成は最
小限の面積で形成でき、また拡散の温度、時間により一
定寸法に形成でき、小型で品質一定のFET を形成でき
る。
【００１２】
【実施例】つぎに本発明について図面を参照しながら説
明する。図１〜６は本発明の一実施例であるFET の各製
造工程を示す図である。
明する。図１〜６は本発明の一実施例であるFET の各製
造工程を示す図である。
【００１３】まず図１に示すように半導体基板１にゲー
ト絶縁膜３を形成する。具体例としては、シリコン半導
体基板上に薄い酸化膜を形成し、さらにその上にチッ化
膜のような酸化を防止する膜を形成して、フィールド酸
化膜２を形成する場所だけチッ化膜を除去し選択酸化を
することにより、素子分離用のフィールド酸化膜２を形
成した。そののちチッ化膜および薄い酸化膜を腐蝕除去
し、半導体基板表面に新たに熱酸化により、ゲート絶縁
膜３を形成した。
ト絶縁膜３を形成する。具体例としては、シリコン半導
体基板上に薄い酸化膜を形成し、さらにその上にチッ化
膜のような酸化を防止する膜を形成して、フィールド酸
化膜２を形成する場所だけチッ化膜を除去し選択酸化を
することにより、素子分離用のフィールド酸化膜２を形
成した。そののちチッ化膜および薄い酸化膜を腐蝕除去
し、半導体基板表面に新たに熱酸化により、ゲート絶縁
膜３を形成した。
【００１４】つぎに、図２に示すようにゲート絶縁膜３
として使用する部分以外の絶縁膜を腐蝕除去する。具体
的には、 SiO2 膜上にレジスト膜を塗布して腐蝕除去す
る部分を目抜き、フッ化水素水溶液のエッチング液で処
理することにより、ドレイン領域8a、ソース領域8b形成
場所の絶縁膜を除去した。
として使用する部分以外の絶縁膜を腐蝕除去する。具体
的には、 SiO2 膜上にレジスト膜を塗布して腐蝕除去す
る部分を目抜き、フッ化水素水溶液のエッチング液で処
理することにより、ドレイン領域8a、ソース領域8b形成
場所の絶縁膜を除去した。
【００１５】ついで、露出した半導体基板１の表面およ
びゲート絶縁膜３の上にポリシリコンで電極を形成する
（図３）。具体的には、CVD 法で SiH4 のガスを炉内に
導入し、約600 ℃で熱分解させることにより、多結晶の
Si膜を約0.5 μm 形成した。そののち、パターン形成し
て不要部分のポリSi膜を腐蝕除去しゲート電極４および
ドレイン、ソース電極５、６をそれぞれ形成した。
びゲート絶縁膜３の上にポリシリコンで電極を形成する
（図３）。具体的には、CVD 法で SiH4 のガスを炉内に
導入し、約600 ℃で熱分解させることにより、多結晶の
Si膜を約0.5 μm 形成した。そののち、パターン形成し
て不要部分のポリSi膜を腐蝕除去しゲート電極４および
ドレイン、ソース電極５、６をそれぞれ形成した。
【００１６】つぎに、各電極の周囲および露出した半導
体基板表面を酸化して酸化膜７を形成する。この際ドレ
イン領域8aおよびソース領域8bとなる不純物の高濃度拡
散領域８（8a、8b）が同時に形成される（図４）。具体
的としては、まず露出しているゲート絶縁膜３をフッ化
水素エッチング液で腐蝕除去し、引き続き約900 ℃、約
90分間の熱処理をすることにより約300 オングストロー
ムの厚さの酸化膜を形成すると共に高濃度領域８（8a、
8b）を形成した。
体基板表面を酸化して酸化膜７を形成する。この際ドレ
イン領域8aおよびソース領域8bとなる不純物の高濃度拡
散領域８（8a、8b）が同時に形成される（図４）。具体
的としては、まず露出しているゲート絶縁膜３をフッ化
水素エッチング液で腐蝕除去し、引き続き約900 ℃、約
90分間の熱処理をすることにより約300 オングストロー
ムの厚さの酸化膜を形成すると共に高濃度領域８（8a、
8b）を形成した。
【００１７】つぎに図５に示すようにポリシリコン電極
５、６をマスクとして不純物をイオン注入し、低濃度領
域９(9a 、9b）を形成する。この低濃度領域９の長さは
ゲート電極４との間隔、すなわちソース・ゲート間およ
びドレイン・ゲート間の距離により決定され、FET の必
要とされる耐圧によってはパターン形成の限界まで縮少
することができる。また拡散工程としても最終工程とな
るため、低濃度領域９は浅い拡散領域とすることがで
き、チャネル長を短くでき、素子寸法の縮少が可能とな
る。具体的には基板表面からドース量約1013cm-2のリン
をイオン打込みし、900 〜1000℃、20〜40分の熱処理を
して拡散層の活性化をした。
５、６をマスクとして不純物をイオン注入し、低濃度領
域９(9a 、9b）を形成する。この低濃度領域９の長さは
ゲート電極４との間隔、すなわちソース・ゲート間およ
びドレイン・ゲート間の距離により決定され、FET の必
要とされる耐圧によってはパターン形成の限界まで縮少
することができる。また拡散工程としても最終工程とな
るため、低濃度領域９は浅い拡散領域とすることがで
き、チャネル長を短くでき、素子寸法の縮少が可能とな
る。具体的には基板表面からドース量約1013cm-2のリン
をイオン打込みし、900 〜1000℃、20〜40分の熱処理を
して拡散層の活性化をした。
【００１８】最後にMOS 製造の通常のプロセスにより電
極膜11を形成し、パッシベーション膜12を形成してFET
部分の製造を完了する（図６）。具体的にはCVD 法によ
りSiO2 膜10を約0.6 μm 堆積し、ドレイン、ソース電
極５、６上の SiO2 膜を腐蝕除去して目抜き、スパッタ
リング法によりAl膜を形成し、パターニングすることに
よりAl配線の電極膜11を形成した。さらにその上にパッ
シベーション膜12として、再度CVD 法でチッ化ケイ素膜
を約１μm 形成した。
極膜11を形成し、パッシベーション膜12を形成してFET
部分の製造を完了する（図６）。具体的にはCVD 法によ
りSiO2 膜10を約0.6 μm 堆積し、ドレイン、ソース電
極５、６上の SiO2 膜を腐蝕除去して目抜き、スパッタ
リング法によりAl膜を形成し、パターニングすることに
よりAl配線の電極膜11を形成した。さらにその上にパッ
シベーション膜12として、再度CVD 法でチッ化ケイ素膜
を約１μm 形成した。
【００１９】以上説明した具体例は、一例であって、他
の方法で同様に処理できることは言うまでもない。
の方法で同様に処理できることは言うまでもない。
【００２０】また前述の実施例では、ドレイン領域とソ
ース領域の両領域に低濃度領域9a、9bを形成する例で説
明したが、耐圧で問題となるのはドレイン端でのブレー
クダウンであるため、ドレイン領域側のみに低濃度領域
を形成しても高耐圧の半導体装置をうることができる。
このばあい、前述の実施例で、ソース領域側のゲート絶
縁膜は残しておきソース電極用のポリSi膜を形成しない
で、ドレイン側のみポリシリコン膜を形成して熱処理す
ることにより高濃度の不純物領域を形成する。そのの
ち、ドレイン領域の低濃度領域を形成するための不純物
イオンを打ち込むとき、ソース領域側に高濃度の不純物
を打ち込んで高濃度領域を形成し、あとは前述の実施例
と同様に絶縁膜、Al配線、パッシベーション膜を形成す
ることにより完成する。
ース領域の両領域に低濃度領域9a、9bを形成する例で説
明したが、耐圧で問題となるのはドレイン端でのブレー
クダウンであるため、ドレイン領域側のみに低濃度領域
を形成しても高耐圧の半導体装置をうることができる。
このばあい、前述の実施例で、ソース領域側のゲート絶
縁膜は残しておきソース電極用のポリSi膜を形成しない
で、ドレイン側のみポリシリコン膜を形成して熱処理す
ることにより高濃度の不純物領域を形成する。そのの
ち、ドレイン領域の低濃度領域を形成するための不純物
イオンを打ち込むとき、ソース領域側に高濃度の不純物
を打ち込んで高濃度領域を形成し、あとは前述の実施例
と同様に絶縁膜、Al配線、パッシベーション膜を形成す
ることにより完成する。
【００２１】このドレイン領域のみに低濃度領域を形成
するばあいでも、本発明によれば、ドレイン領域の低濃
度領域を自己整合的に形成でき細かい精度で形成するこ
とができる。
するばあいでも、本発明によれば、ドレイン領域の低濃
度領域を自己整合的に形成でき細かい精度で形成するこ
とができる。
【００２２】
【発明の効果】以上説明したように、本発明によればド
レイン、ソース電極をポリシリコンで形成するため、低
濃度領域を自己整合的に形成でき、アライメント精度に
起因する素子特性のバラツキを低減できる。
レイン、ソース電極をポリシリコンで形成するため、低
濃度領域を自己整合的に形成でき、アライメント精度に
起因する素子特性のバラツキを低減できる。
【００２３】また、ドレイン、ソースの高濃度拡散領域
をポリシリコンからの拡散で行うため、従来のような２
層間のアライメントマージンが必要であったコンタクト
ホール周辺の寸法を１層間のアライメントマージンの考
慮で済み、実質的に高濃度領域を縮少でき、素子寸法を
縮少できる効果がある。
をポリシリコンからの拡散で行うため、従来のような２
層間のアライメントマージンが必要であったコンタクト
ホール周辺の寸法を１層間のアライメントマージンの考
慮で済み、実質的に高濃度領域を縮少でき、素子寸法を
縮少できる効果がある。
【００２４】さらに本発明によれば、低濃度領域を形成
する工程は最後の拡散工程であるため、浅い拡散層にす
ることができ、チャネル長を従来型より短くでき、素子
特性を向上できると共に素子寸法を縮少できる。
する工程は最後の拡散工程であるため、浅い拡散層にす
ることができ、チャネル長を従来型より短くでき、素子
特性を向上できると共に素子寸法を縮少できる。
【００２５】さらに、低濃度領域をドレイン側のみとす
るばあいにおいても、自己整合的に形成でき、同様の効
果を奏する。
るばあいにおいても、自己整合的に形成でき、同様の効
果を奏する。
【００２６】その結果、高集積化可能な低耐圧絶縁ゲー
ト型トランジスタやバイポーラトランジスタなどと共
に、本発明による素子を容易に同一チップ内に集積する
ことができ、高特性の高集積化された半導体装置とする
ことができ、電子機器への波及が大きい。
ト型トランジスタやバイポーラトランジスタなどと共
に、本発明による素子を容易に同一チップ内に集積する
ことができ、高特性の高集積化された半導体装置とする
ことができ、電子機器への波及が大きい。
【図１】本発明の一実施例であるFET の製造工程の一工
程を示す説明図である。
程を示す説明図である。
【図２】本発明の一実施例であるFET の製造工程の一工
程を示す説明図である。
程を示す説明図である。
【図３】本発明の一実施例であるFET の製造工程の一工
程を示す説明図である。
程を示す説明図である。
【図４】本発明の一実施例であるFET の製造工程の一工
程を示す説明図である。
程を示す説明図である。
【図５】本発明の一実施例であるFET の製造工程の一工
程を示す説明図である。
程を示す説明図である。
【図６】本発明の一実施例であるFET の製造工程の最終
工程を示す説明図である。
工程を示す説明図である。
【図７】従来の高耐圧FET の構造の一例の説明図であ
る。
る。
【図８】従来の高耐圧FET の構造の他の例の説明図であ
る。
る。
１ 半導体基板 ３ ゲート絶縁膜 ４ ゲート電極 ５ ドレイン電極 ６ ソース電極 8a 高濃度領域（ドレイン領域） 8b 高濃度領域（ソース領域） 9a 低濃度領域（ドレイン領域） 9b 低濃度領域（ソース領域）
Claims (1)
- 【請求項１】 半導体基板にゲート電極およびドレイン
領域とソース領域が形成され、少くともドレイン領域は
周囲に低濃度領域が形成されてなる高耐圧半導体装置の
製法であって、 前記半導体基板表面にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜の一部を除去してポリシリコン電極を形
成する工程と、該電極から不純物を前記半導体基板に拡
散して不純物の高濃度領域を形成する工程と、前記ポリ
シリコン電極をマスクとして不純物をイオン注入し前記
高濃度領域の周囲に低濃度領域を形成する工程とからな
ることを特徴とする高耐圧半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258202A JPH05102181A (ja) | 1991-10-05 | 1991-10-05 | 高耐圧半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258202A JPH05102181A (ja) | 1991-10-05 | 1991-10-05 | 高耐圧半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102181A true JPH05102181A (ja) | 1993-04-23 |
Family
ID=17316929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3258202A Pending JPH05102181A (ja) | 1991-10-05 | 1991-10-05 | 高耐圧半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102181A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969396A (en) * | 1997-11-28 | 1999-10-19 | Victor Company Of Japan, Ltd. | Semiconductor device and method of fabricating the same |
| WO2009144616A1 (en) * | 2008-05-26 | 2009-12-03 | Nxp B.V. | Ldmos transistor |
| WO2009144617A1 (en) * | 2008-05-26 | 2009-12-03 | Nxp B.V. | Ldmos transistor |
-
1991
- 1991-10-05 JP JP3258202A patent/JPH05102181A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969396A (en) * | 1997-11-28 | 1999-10-19 | Victor Company Of Japan, Ltd. | Semiconductor device and method of fabricating the same |
| WO2009144616A1 (en) * | 2008-05-26 | 2009-12-03 | Nxp B.V. | Ldmos transistor |
| WO2009144617A1 (en) * | 2008-05-26 | 2009-12-03 | Nxp B.V. | Ldmos transistor |
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