JPH0316150A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH0316150A
JPH0316150A JP1025975A JP2597589A JPH0316150A JP H0316150 A JPH0316150 A JP H0316150A JP 1025975 A JP1025975 A JP 1025975A JP 2597589 A JP2597589 A JP 2597589A JP H0316150 A JPH0316150 A JP H0316150A
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forming
layer
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photosensitive material
areas
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JP1025975A
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Chang-Won Kahng
カン　チャン　ウォン
Sung-Ki Min
ミン　スン　キ
Jong Mil Youn
ヨン　ジョン　ミル
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Landscapes

  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体素子の製造方法に関するものであり、更
に詳しくは、半導体素子を製造する時に選択的エビタキ
シャルＮ戊長技法を使用してバイボーラ１・ランジスク
、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ等を同
一のＩＣチップ上に高密度に内蔵することができる半導
体素子の製造方法に関するものである．半導体の製造工
程が進行し、種々の層とパターンが形成されることによ
って、シリコン基板上に多数機種の素子等が形成される
が、複雑な回路を構或する場合には、もっと多い層とパ
ターンとが要求される。
また、このように複雑な回路を構戒する場合、素子が形
成される有効面積を殖やすほど、高密度化を期して同一
半導体素子内に多くの回路を内蔵させることができる． しかしながら、従来の半導体素子の製造工程において素
子間の側面を分離する時に行う絶縁は、ＬＯＧＯＳ（選
択的酸化技法）　　：　Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏ
ｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を使用しているので、半
導体素子が形成される有効面積が大きく減少するもので
あった．即ち、第ｌ図において、選択的酸化方法では、
半導体基仮３１の上に薄い酸化膜層３２を形戊し、この
酸化膜層３２の上部に窒化膜Ｊｉ３３を塗布する． また、素子間の分離のための領域を形成するため、フメ
トレジス１・３４を窒化膜層３３の上部に塗布した後、
写真ｉｉ！Ｉｔ刻工程によって窒化膜層３３の一部をは
刻させて開口３８を形成する。
その後、前記シリコン半導体基板３ｌの導電形と同一導
電形の不′４ＦＡ物を高濃度に・イオン注入して、イオ
ン注入領域３５を形成した後、前記フォトレジスト層３
４を除去する． 次に、高温の炉で酸化工程に付すと、第ＩＢ図に示すよ
うに、厚いフィールド酸化マスクとして働く窒化膜［３
３の存在しない部分で急速に戒長して、フィールド酸化
膜１５３６を形成し、前記窒化膜層３３の端部でも側面
酸化が起こって、鳥嘴状３９のような形状が生じ、前記
イオン注入した不純物が活性化されるとともに拡散が起
こってチャネルストソバ領域３７が形戊される． その後、窒化膜層３３を蝕刻除去し、酸化１１１１ｗ３
２も選択的に除去すると、第ＩＣ図のようになる。従っ
て、第１Ｃ図に示すように、後に半導体素子（ＰＭＯＳ
トランジスタ，ＮＭＯＳトランジスタ等）が形成される
半導体素子領域３０ａ．３０ｂが互いにフィールド酸化
膜層３６とチャネルストソバ領域３７とによって分離さ
れる。
しかしながら、このようなｉ！沢的な酸化方法は、フィ
ールド酸化膜層３６の成長ずる時に形成される嘴部３９
の拡張と、チャネルストソバ領域３７の仰１面の拡敗に
よる素子領域３０ａ．３０ｂの縮小という問題点がある
。特に、メガビソト級以上の素子の！！！遣工程の時に
は、ｌμｍ以下を制御することができる製造技｛・ト１
が必要なので、高集積を要求する半導体素子では、選択
的な酸化方法を使用することが出来なかった。
本発明は、このような問題点を解決するために案出した
ものであり、本発明の目的は、半導体素子が形成される
有効領域の減少という問題を解決して高集積化すること
ができる半導体素子の製造方法を提供することにある． このような目的は、半導体素子等の間の絶縁のため純枠
な酸化層を形成し、及び半導体素子等が形成される領域
層としてのエビクキンヤル層を選択的に成長させて、半
導体素子等の有効領域の減少を防止するとともに素子間
の絶縁距離を減少することによって達戊することができ
る。
本発明の特徴は、シリコン基板上に酸化膜層を形成した
後、第【感先物質を塗布し写真蝕刻工程によって窓を形
成する工程と、 第ｌ感光物質を除去した後、第２感光物質を塗布し写真
工程によってｎ＋理没層を形成する工程と、砒素等の５
価不純物をイオン注入してイオン注入領域を形成し、次
いで熱処理酸化及び′ｌ３：透方法によってｎ＋領域を
形戊する工程と、 蝕刻によって０４　，ｌ域上部の酸化膜層を除去し、Ｐ
形エビタキシャル層を戒長させる工程とから戒る半導体
素子の製造方法にある。
以下、本発明の実施例を添付図面について詳細に説明す
る． 第２図は、本発明による実施例を示す製造工程であって
、ＢｉＣＭＯＳ素子の製造工程図である．第２Ａ図に示
すように、結晶方向が〈１００〉であり、比抵抗率０．
２〜３オームｃｍのＰ形Ｌｉｌ桔品のシリコン基板ｌの
上部に、酸化処理工程によって厚さ１．５μｍ程度の酸
化膜層２を形成する。
フォトレジスト５である第１感光物質３をその上に塗布
し、次いで写真工程による蝕刻方法によって素子を形成
する有効領域の形成のための窓４を形成した後、第１感
光物Ｔｔ３を除去する。ここで、第ｌ感光物質３は窓４
を形成するためのマスク層として働く。第２Ｂ図に示す
ように、次の工程で第２感光物質５を全体的に塗布し、
後になってｎ埋没層を形成するための窓６７．８．９を
、マスク層を使用した一般的な写真蝕刻工程によって現
像した後、部分的に第２感光物質５を残したまま第２感
光物質を除去する。その後、イオン注入装置によって砒
素等の５価不純物を８０Ｋｅν程度の注入エネルギー及
び約ＩＥ１５　１０ｍｓ／　ｃ−のドーズでイオン注入
し、♂イオン注入領域１０〜ｌ３を形成する． また、第２Ｃ図に示すように、第３工程では、砒素等の
５価不純物をイオン注入する時にマスク層として使用さ
れた第２感光物質５を除去し、そして熱処理酸化及び浸
透方法によって、イオン注入した不純物を活性化させて
ｎ領域ｌ４を形成する． その後、熱処理酸化方法により領域１５〜２０の上部に
形成された酸化膜層を、一般的な蝕刻工程により除去し
、第２Ｄ図のようにした後、領域１５〜２０の上部に５
ΩｃＩ１程度のＰ形エピタキシャル層２ｌを約ｌ．５μ
ｍ程度成長させると、第２Ｅ図のような構造になる。次
にこのＰ形エピタキシャル１１１２１に通常的な製造方
法によりＰＭＯＳトランジスタ、ＮＭＯＳｈランジスタ
、バイポーラトランジスタ等を形成させると、第３図の
ようになる。
即ち、本発明は、各素子等を分離するのに使用する絶縁
層を先ず写真工程によって形成した後、エビクキシャル
成長′層を形成させることによって、絶ｕＦＪを形成す
る酸化層の拡散及び鳥嘴状の廖状が生じることを防止す
ることができるものであって、第２図及び第３図を比較
して見ると、側聞絶縁層の酸化膜層２の側間距離が最初
と最後の工程を通して殆ど一定に維持されるので、酸化
膜Ｎ２の間に形成される半導体素子の有効領域の減少を
防止することができる。以上のように、本発明は、素子
等の間の絶縁方法を純枠な酸化膜の壁で形成し、選択的
なエビタキシャル層の威長方法を使用して、素子が形戊
される有効領域の減少という問題を解決するとともに素
子等の間の絶縁距離を１μｍ水準以下に形成することが
できるので、高集積素子等の製造工程の時に超微細力Ｕ
工を行うことができる効果がある．
【図面の簡単な説明】
第ｌ図は、従東の半導体素子の製造方法を示す工程図、 第２図は、本発明による実施例を示す製造工程図、第３
図は、本発明による半導体素子の内部断面図であう・ 図面の各部に対する符号の説明 １：恭仮、　　２．３２＝酸化膜層、 ３：第１感光物質、 ４，６，７，８，９，１５，１６，１７，１８，１９．
２（ｌ窓、 ５：第２感光物質、 １０，　　１１，　　１２ １４：ｎ領域● １　３　：　ｎ”イオン注入領域、 ＦＩＧ．１

Claims (2)

    【特許請求の範囲】
  1. （１）シリコン基板１の上に酸化膜層２を形成した後、
    第１感光物質３を塗布し写真蝕刻工程によって窓４を形
    成する工程と、 第１感光物質３を除去した後、第２感光物質５を塗布し
    写真工程によってｎ＾＋埋没層を形成する工程と、砒素
    等の５価不純物をイオン注入してイオン注入領域１０、
    １１、１２、１３を形成し、次いで熱処理酸化及び浸透
    方法によってｎ＾＋領域１４を形成する工程と、蝕刻に
    よって領域１５〜２０の上部の酸化膜層を除去し、Ｐ形
    エピタキシャル層２１を成長させる工程と、から成る半
    導体素子の製造方法。
  2. （２）前記工程等を遂行して、半導体素子等の間の側間
    絶縁を行った後、エピタキシャル層２１の上に一般的な
    半導体製造工程によってＰＭＯＳトランジスタ、ＮＭＯ
    Ｓトランジスタ、バイポーラトランジスタ等を形成させ
    る請求項１に記載の半導体素子の製造方法。
JP1025975A 1988-05-20 1989-02-06 半導体素子の製造方法 Pending JPH0316150A (ja)

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KR1019880005983A KR890017771A (ko) 1988-05-20 1988-05-20 반도체장치 제조방법
KR88-5983 1988-05-20

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008506271A (ja) * 2004-07-15 2008-02-28 インフィネオン テクノロジーズ アクチエンゲゼルシャフト Ｓｔｉ集積を行わない半導体成長プロセスを用いた能動領域の形成
US8530355B2 (en) 2005-12-23 2013-09-10 Infineon Technologies Ag Mixed orientation semiconductor device and method

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5010034A (en) * 1989-03-07 1991-04-23 National Semiconductor Corporation CMOS and bipolar fabrication process using selective epitaxial growth scalable to below 0.5 micron
GB2439357C (en) * 2006-02-23 2008-08-13 Innos Ltd Integrated circuit manufacturing

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6021560A (ja) * 1983-07-15 1985-02-02 Toshiba Corp 相補型ｍｏｓ半導体装置及びその製造方法
JPS6231153A (ja) * 1985-08-02 1987-02-10 Matsushita Electric Ind Co Ltd Ｍｉｓ型半導体集積回路の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412868A (en) * 1981-12-23 1983-11-01 General Electric Company Method of making integrated circuits utilizing ion implantation and selective epitaxial growth
US4566914A (en) * 1983-05-13 1986-01-28 Micro Power Systems, Inc. Method of forming localized epitaxy and devices formed therein
GB2142185A (en) * 1983-06-22 1985-01-09 Rca Corp Mosfet fabrication method
DE3478170D1 (en) * 1983-07-15 1989-06-15 Toshiba Kk A c-mos device and process for manufacturing the same
JPS6118148A (ja) * 1984-07-04 1986-01-27 Hitachi Ltd 半導体装置の製造方法
KR880005690A (ko) * 1986-10-06 1988-06-30 넬손 스톤 선택적인 에피켁샬층을 사용한 BiCMOS 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6021560A (ja) * 1983-07-15 1985-02-02 Toshiba Corp 相補型ｍｏｓ半導体装置及びその製造方法
JPS6231153A (ja) * 1985-08-02 1987-02-10 Matsushita Electric Ind Co Ltd Ｍｉｓ型半導体集積回路の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008506271A (ja) * 2004-07-15 2008-02-28 インフィネオン テクノロジーズ アクチエンゲゼルシャフト Ｓｔｉ集積を行わない半導体成長プロセスを用いた能動領域の形成
US7985642B2 (en) 2004-07-15 2011-07-26 Infineon Technologies Ag Formation of active area using semiconductor growth process without STI integration
US8173502B2 (en) 2004-07-15 2012-05-08 Infineon Technologies Ag Formation of active area using semiconductor growth process without STI integration
US8530355B2 (en) 2005-12-23 2013-09-10 Infineon Technologies Ag Mixed orientation semiconductor device and method
US9607986B2 (en) 2005-12-23 2017-03-28 Infineon Technologies Ag Mixed orientation semiconductor device and method

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Publication number Publication date
GB8902401D0 (en) 1989-03-22
GB2218848B (en) 1991-10-23
NL8900241A (nl) 1989-12-18
FR2631741A1 (fr) 1989-11-24
KR890017771A (ko) 1989-12-18
DE3903512A1 (de) 1989-11-30
GB2218848A (en) 1989-11-22

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