JPH0410744B2 - - Google Patents
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- Publication number
- JPH0410744B2 JPH0410744B2 JP61011542A JP1154286A JPH0410744B2 JP H0410744 B2 JPH0410744 B2 JP H0410744B2 JP 61011542 A JP61011542 A JP 61011542A JP 1154286 A JP1154286 A JP 1154286A JP H0410744 B2 JPH0410744 B2 JP H0410744B2
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- circuit
- test
- active
- test circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は三次元能動層積層構造を有する半導体
集積回路素子に関するものであり、冗長回路を付
加することで素子の機能試験の信頼性を向上させ
得る素子構造を有する半導体集積回路素子に関す
るものである。
集積回路素子に関するものであり、冗長回路を付
加することで素子の機能試験の信頼性を向上させ
得る素子構造を有する半導体集積回路素子に関す
るものである。
〈従来の技術〉
我々は半導体集積回路素子を開発していく上で
製造した素子の機能テストを行なう。近年このテ
スト時間の短縮を計るため簡単な機能テスト回路
を付加した半導体集積回路素子も検討されてい
る。
製造した素子の機能テストを行なう。近年このテ
スト時間の短縮を計るため簡単な機能テスト回路
を付加した半導体集積回路素子も検討されてい
る。
〈発明が解決しようとする問題点〉
機能テストで素子の本来の機能には全く問題点
がない場合でも、機能をテストするためのテスト
回路に不良が生じたと仮定すれば素子はテスト不
可能か不良とみなされてしまうため、直接素子の
機能テストを行う必要が生じる。上記の様な場合
が頻繁に起れば、テスト時間を短縮するために付
加されたテスト回路が無意味になる。
がない場合でも、機能をテストするためのテスト
回路に不良が生じたと仮定すれば素子はテスト不
可能か不良とみなされてしまうため、直接素子の
機能テストを行う必要が生じる。上記の様な場合
が頻繁に起れば、テスト時間を短縮するために付
加されたテスト回路が無意味になる。
また、素子自体の面積の制約を受けるため、素
子の機能を全てテスト出来る様な規模のテスト回
路は付加することが不可能である。よつて実質的
なテスト時間の短縮はあまり期待出来ない。
子の機能を全てテスト出来る様な規模のテスト回
路は付加することが不可能である。よつて実質的
なテスト時間の短縮はあまり期待出来ない。
〈問題点を解決するための手段〉
本発明は上記諸点に鑑み、従来の単結晶シリコ
ン基板上に二次元的に作製された半導体集積回路
上に複数能動層をSOI（Silicon On Insulator）構
造で実現した三次元構造による半導体集積回路素
子を提供し、半導体集積回路素子のテスト回路と
テスト回路と冗長回路を単結晶シリコン基板上の
機能層或いはその上のSOI構造で形成した能動層
に付加することで、素子の面積に制約を受けず素
子本来の面積で素子のテスト機能を持つた半導体
集積回路素子を提供する。そして、付加されたテ
スト回路は従来とは異なり適当な規模で付加で
き、また、テスト回路が冗長構成であるので、実
質的かつ高信頼のテストが可能な半導体集積回路
を提供する。
ン基板上に二次元的に作製された半導体集積回路
上に複数能動層をSOI（Silicon On Insulator）構
造で実現した三次元構造による半導体集積回路素
子を提供し、半導体集積回路素子のテスト回路と
テスト回路と冗長回路を単結晶シリコン基板上の
機能層或いはその上のSOI構造で形成した能動層
に付加することで、素子の面積に制約を受けず素
子本来の面積で素子のテスト機能を持つた半導体
集積回路素子を提供する。そして、付加されたテ
スト回路は従来とは異なり適当な規模で付加で
き、また、テスト回路が冗長構成であるので、実
質的かつ高信頼のテストが可能な半導体集積回路
を提供する。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に
説明する。
説明する。
第１図は本発明の一実施例の概念図であり、冗
長回路を持つ素子のテスト回路を付加した半導体
集積回路素子でSOI（Silicon On Insulator）構造
二層能動層で実現した構造の概念図である。
長回路を持つ素子のテスト回路を付加した半導体
集積回路素子でSOI（Silicon On Insulator）構造
二層能動層で実現した構造の概念図である。
第１図において、各能動層（能動層１，２）に
は、MOSトランジスタ即ちPMOS或いはNMOS
乃至はCMOSトランジスタを形成する。能動層
１は、単結晶シリコン基板上に形成した第１の能
動層であり、能動層２は、第１の能動層１を電気
的に絶縁する絶縁層の上部にビーム照射によつて
多結晶シリコンを溶融成長させて得た第２の能動
層である。能動層１と能動層２との信号線の配線
は、スルーホールにより接続される。ここで能動
層１には、半導体集積回路素子が持つ本来の機能
部３とその入出力部４及び素子のテストをするた
めのテスト回路からの入出力信号線のみ配置され
ている。また能動層２には、素子本来の入出力信
号線用端子５と素子のテスト回路６、テスト回路
の入出力部７、テスト回路の冗長回路８が配置さ
れている。
は、MOSトランジスタ即ちPMOS或いはNMOS
乃至はCMOSトランジスタを形成する。能動層
１は、単結晶シリコン基板上に形成した第１の能
動層であり、能動層２は、第１の能動層１を電気
的に絶縁する絶縁層の上部にビーム照射によつて
多結晶シリコンを溶融成長させて得た第２の能動
層である。能動層１と能動層２との信号線の配線
は、スルーホールにより接続される。ここで能動
層１には、半導体集積回路素子が持つ本来の機能
部３とその入出力部４及び素子のテストをするた
めのテスト回路からの入出力信号線のみ配置され
ている。また能動層２には、素子本来の入出力信
号線用端子５と素子のテスト回路６、テスト回路
の入出力部７、テスト回路の冗長回路８が配置さ
れている。
テスト回路は能動層２に配置されているので面
積的にも余裕があり、素子の簡単なテストのみな
らず全ての機能のテストが満足出来る様設計可能
である。また冗長回路を持つているため信頼度の
高いテストが出来る。
積的にも余裕があり、素子の簡単なテストのみな
らず全ての機能のテストが満足出来る様設計可能
である。また冗長回路を持つているため信頼度の
高いテストが出来る。
第２図は本発明によるテスト回路の他の実施例
の回路図である。冗長構成のテスト回路はSOI構
造三層能動層で実現されている。この回路は、ダ
イナミツク型の半導体記憶素子のメモリセルのセ
ル容量を測定するための容量分割を行うテスト回
路の一部であり、図示していないが、各能動層
（能動層１１，１２，１３）にダイナミツク型半
導体記憶素子の機能回路を形成している。
の回路図である。冗長構成のテスト回路はSOI構
造三層能動層で実現されている。この回路は、ダ
イナミツク型の半導体記憶素子のメモリセルのセ
ル容量を測定するための容量分割を行うテスト回
路の一部であり、図示していないが、各能動層
（能動層１１，１２，１３）にダイナミツク型半
導体記憶素子の機能回路を形成している。
能動層１１は、単結晶シリコン基板上に形成し
た第１の能動層であり、能動層１２は、第１の能
動層１１を電気的に絶縁する絶縁層の上部にビー
ム照射によつて多結晶シリコンを溶融成長させて
得た第２の能動層であり、同様に能動層１３は、
能動層１２の上にSOI構造により形成した第３の
能動層である。能動層１１と能動層１２或いは能
動層１２と能動層１３の配線は、スルーホールに
より接続される。
た第１の能動層であり、能動層１２は、第１の能
動層１１を電気的に絶縁する絶縁層の上部にビー
ム照射によつて多結晶シリコンを溶融成長させて
得た第２の能動層であり、同様に能動層１３は、
能動層１２の上にSOI構造により形成した第３の
能動層である。能動層１１と能動層１２或いは能
動層１２と能動層１３の配線は、スルーホールに
より接続される。
第２図の実施例の素子の構成は、第１図の実施
例の概念図とは異なつており、第２図の場合、能
動層１１のみならず、能動層１２、能動層１３に
も、テスト回路だけでなく素子本来の機能を持た
せているため、この容量分割を行うテスト回路に
関しては、各能動層に冗長回路を含めて配置して
いる。
例の概念図とは異なつており、第２図の場合、能
動層１１のみならず、能動層１２、能動層１３に
も、テスト回路だけでなく素子本来の機能を持た
せているため、この容量分割を行うテスト回路に
関しては、各能動層に冗長回路を含めて配置して
いる。
ここで、このテスト回路は、第２図破線で囲ん
である３個のトランジスタから成るテスト回路１
４が各能動層に３列ずつ配置されている。第２図
で示す３個のトランジスタから成るテスト回路
は、能動層が３層で９組あり、このうちどれでも
テスト回路に成り得る。つまり、９組のテスト回
路のうち１つが本来のテスト回路で、残り８つは
高信頼テスト実現のためのテスト回路の冗長回路
である。冗長回路は、各テスト回路のトランジス
タ不良、スルーホールによる配線の接続不良が生
じた場合、能動層３に配置されているヒユーズ１
５を切断することにより不良テスト回路を切り離
し救済する。また３個のトランジスタから成るテ
スト回路は、各能動層に３組ずつ配置している
が、絶縁層の上部にビーム照射により多結晶シリ
コンを溶融成長させて得たSOI構造による能動層
２、能動層３では単結晶領域を各々３組を別の領
域つまり３能動領域に分けてテスト回路を分散し
て信頼性を確保している。
である３個のトランジスタから成るテスト回路１
４が各能動層に３列ずつ配置されている。第２図
で示す３個のトランジスタから成るテスト回路
は、能動層が３層で９組あり、このうちどれでも
テスト回路に成り得る。つまり、９組のテスト回
路のうち１つが本来のテスト回路で、残り８つは
高信頼テスト実現のためのテスト回路の冗長回路
である。冗長回路は、各テスト回路のトランジス
タ不良、スルーホールによる配線の接続不良が生
じた場合、能動層３に配置されているヒユーズ１
５を切断することにより不良テスト回路を切り離
し救済する。また３個のトランジスタから成るテ
スト回路は、各能動層に３組ずつ配置している
が、絶縁層の上部にビーム照射により多結晶シリ
コンを溶融成長させて得たSOI構造による能動層
２、能動層３では単結晶領域を各々３組を別の領
域つまり３能動領域に分けてテスト回路を分散し
て信頼性を確保している。
ここで第２図の冗長回路をもつテスト回路の不
良救済不可能な場合について簡単に述べる。
良救済不可能な場合について簡単に述べる。
層間の配線に用いるスルーホールが全て断線
（オープン）した場合。
（オープン）した場合。
９組のテスト回路の全部が、３ケのトランジ
スタのうち１つでも断線（オープン）した場
合。
スタのうち１つでも断線（オープン）した場
合。
９組のテスト回路の全部が、３ケのトランジ
スタのうち１つでもゲート・ソース間、又はゲ
ート・ドレイン間、又はソース・ドレイン間で
短絡（シヨート）した場合。
スタのうち１つでもゲート・ソース間、又はゲ
ート・ドレイン間、又はソース・ドレイン間で
短絡（シヨート）した場合。
上記、、の場合不良救済は不可能である
が、、は言い替えると、９組の冗長回路を持
つテスト回路が全て不良の場合ということであ
る。
が、、は言い替えると、９組の冗長回路を持
つテスト回路が全て不良の場合ということであ
る。
従つて層間結合のスルーホールが層間にある何
らかの配線層と短絡（シヨート）さえしなければ
高い確率で救済可能となる。
らかの配線層と短絡（シヨート）さえしなければ
高い確率で救済可能となる。
〈発明の効果〉
以上のように本発明の半導体集積回路素子は、
単結晶シリコン基板上に形成した第１の能動層
と、この第１の能動層を電気的に絶縁する絶縁層
の上部にビーム照射によつて多結晶シリコンを溶
融成長させて得られた第２の能動層の積層構造を
有し、前記各能動層は各層内が任意の幅を有する
単結晶能動素子領域及びこの領域を任意の間隔で
絶縁する素子分離領域とから成る半導体集積回路
素子において、素子のテスト回路を素子の面積を
増加させることなしに付加することが出来、ま
た、テスト回路も従来とは異なり簡単なものでは
なく妥当な規模で付加出来、更には、テスト回路
に冗長回路を持たせることにより高信頼度の素子
のテストが可能となり、特に、複数能動層積層構
造を持つ大容量、多機能の半導体集積回路素子で
は、高信頼で且つテスト時間の実質的な短縮が実
現出来る。
単結晶シリコン基板上に形成した第１の能動層
と、この第１の能動層を電気的に絶縁する絶縁層
の上部にビーム照射によつて多結晶シリコンを溶
融成長させて得られた第２の能動層の積層構造を
有し、前記各能動層は各層内が任意の幅を有する
単結晶能動素子領域及びこの領域を任意の間隔で
絶縁する素子分離領域とから成る半導体集積回路
素子において、素子のテスト回路を素子の面積を
増加させることなしに付加することが出来、ま
た、テスト回路も従来とは異なり簡単なものでは
なく妥当な規模で付加出来、更には、テスト回路
に冗長回路を持たせることにより高信頼度の素子
のテストが可能となり、特に、複数能動層積層構
造を持つ大容量、多機能の半導体集積回路素子で
は、高信頼で且つテスト時間の実質的な短縮が実
現出来る。
第１図は、冗長回路を持つた素子のテスト回路
を含む半導体集積回路素子をSOI（Silicon On
Insulator）構造により二層能動層積層構造で実
現した三次元構造の半導体集積回路素子の概念
図、第２図は、本発明の一実施例に於けるテスト
回路及びその冗長回路の一部を示す回路図であ
る。 符号の説明、１，２：能動層、３：機能部、
４：入出力部、５：入出力端子、６：テスト回
路、７：テスト回路入出力部、８：テスト回路用
冗長回路、１１，１２，１３：能動層、１４：テ
スト回路、１５：ヒユーズ。
を含む半導体集積回路素子をSOI（Silicon On
Insulator）構造により二層能動層積層構造で実
現した三次元構造の半導体集積回路素子の概念
図、第２図は、本発明の一実施例に於けるテスト
回路及びその冗長回路の一部を示す回路図であ
る。 符号の説明、１，２：能動層、３：機能部、
４：入出力部、５：入出力端子、６：テスト回
路、７：テスト回路入出力部、８：テスト回路用
冗長回路、１１，１２，１３：能動層、１４：テ
スト回路、１５：ヒユーズ。
Claims (1)
- １ 単結晶シリコン基板上に形成した第１の能動
層と、該第１の能動層を電気的に絶縁する絶縁層
の上部にビーム照射によつて多結晶シリコンを溶
融成長させて得られた第２の能動層の積層構造を
有し、前記各能動層は各層内が任意の幅を有する
単結晶能動素子領域及び該領域を任意の間隔で絶
縁する素子分離領域とから成り、上記単結晶能動
素子領域はPMOS若しくはNMOS又は
CMOSFETで構成され、前記能動層間を垂直方
向に接続するスルーホールを有する三次元能動層
積層構造半導体集積回路素子であつて、前記第１
若しくは第２又は第１、第２の各能動層に、テス
ト回路を冗長に内蔵したことを特徴とする半導体
集積回路素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61011542A JPS62169355A (ja) | 1986-01-21 | 1986-01-21 | 半導体集積回路素子 |
| US07/267,679 US4888631A (en) | 1986-01-17 | 1988-11-03 | Semiconductor dynamic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61011542A JPS62169355A (ja) | 1986-01-21 | 1986-01-21 | 半導体集積回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169355A JPS62169355A (ja) | 1987-07-25 |
| JPH0410744B2 true JPH0410744B2 (ja) | 1992-02-26 |
Family
ID=11780849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61011542A Granted JPS62169355A (ja) | 1986-01-17 | 1986-01-21 | 半導体集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109841535A (zh) * | 2019-01-31 | 2019-06-04 | 合肥鑫晟光电科技有限公司 | 阵列基板及其制备方法、显示面板、显示装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125951A (ja) * | 1987-11-11 | 1989-05-18 | Hitachi Ltd | トランジスタ回路装置 |
| KR940006676B1 (ko) * | 1991-10-14 | 1994-07-25 | 삼성전자 주식회사 | 시험회로를 내장한 기억용 반도체 집적회로 |
| JP6413711B2 (ja) | 2014-12-02 | 2018-10-31 | 富士通株式会社 | 試験回路および試験回路の制御方法 |
| JP6488699B2 (ja) | 2014-12-26 | 2019-03-27 | 富士通株式会社 | 試験回路および試験回路の制御方法 |
| US9483598B2 (en) * | 2015-02-09 | 2016-11-01 | Qualcomm Incorporated | Intellectual property block design with folded blocks and duplicated pins for 3D integrated circuits |
-
1986
- 1986-01-21 JP JP61011542A patent/JPS62169355A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109841535A (zh) * | 2019-01-31 | 2019-06-04 | 合肥鑫晟光电科技有限公司 | 阵列基板及其制备方法、显示面板、显示装置 |
| US11631619B2 (en) | 2019-01-31 | 2023-04-18 | Hefei Xinsheng Optoelectronics Technology Co., Ltd. | Array substrate and fabricating method thereof, display panel and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62169355A (ja) | 1987-07-25 |
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