JPH02164134A - パリティカウント回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 シリアルで入力されるデータ列のパリティカウント回路
に関し、 シリアルで入力されるデータ列全ビットのパリティカウ
ントを行うことができるパリティカウント回路を提供す
ることを目的とし、 シリアルで入力されるデータ列の最終ビットの１ビット
手前までのパリティをカウントする第１のパリティカウ
ント手段と、残りの最終１ビットのパリティをカウント
する第２のパリティカウント手段と、第１のパリティカ
ウント手段の出力と第２のパリティカウント手段の出力
から入力されたデータ列の全てのビットのパリティカウ
ントを行う判定手段とを備えたことを特徴とするパリテ
ィカウント回路。

〔産業上の利用分野］ 本発明は、シリアルで入力されるデータ列のパリティカ
ウント回路に関する。

伝送路上においてノイズが発生したり、瞬断が発生する
と、送信側より送信したデータが、受信側に正しく伝送
されないことになる。

データが正しく受信できたか否かをチエツクする方法と
して、−船釣にパリティカウント方式が広く採用されて
いる。

これまでのパリティカウント回路ではデータの先頭１ビ
ットはフレーム同期信号に使用されているためパリティ
カウントの対象外となっていた。

しかし、通信ネットワークが高度化、複雑化してくるに
したがって、データ長全てのビットのパリティカウント
可能なパリティカウント回路が要求されている。

〔従来の技術〕

第４図は従来例を説明するブロック図、第５図は従来例
のタイムチャートを説明する図をそれぞれ示す。

第４図の例は、入力端子Ｊ、Ｋをパラレルに接続したＪ
Ｋフリップフロップ回路（以下ＦＦ回路と称する）１０
と、 タイマパルスを反転させるインバータ３０と、ＪＫＦＦ
回路の出力をラッチするためのＤＦＦ回路２０とを具備
している。

上述の回路の動作は第５図に示す通りであり、ＪＫＦＦ
回路１０のパラレルに接続された入力端子Ｊ、Ｋにはシ
リアルデータが入力され、クロック端子ＣＫにはクロッ
ク信号が入力される。

タイマパルスはパリティチエツクを行う時間を決定する
パルスである。

タイマパルスはインバータ３０にて反転されＪＫＦＦ回
路１０のリセット端子Ｒに入力される。

この人力よりＪＫＦＦ回路１０はリセットされ、且つこ
のパルス幅の時間は動作しない。

インバータ３０にて反転されたタイマパルスが「１」な
ると、ＪＫＦＦ回路１０は動作を開始しシリアル人力デ
ータの中の「１」が到来する毎に出力Ｑは「１」と「０
」の状態を繰り返し、入力データの中の「１」の数が偶
数であれば、出力Ｑは「０」、奇数であれば、出力Ｑは
「１」となる。

このＪＫＦＦ回路１０の出力Ｑを、ＤＦＦ回路２０の入
力端子に入力し、タイマパルスをクロック端子に入力す
ることにより、ＤＦＦ回路２０の出力Ｑは、次のタイマ
パルスが到来するまで、その状態を保持する。

〔発明が解決しようとする課題〕

上述の回路においては、タイマパルスをインバータ３０
にて反転し、ＪＫＦＦ回路１０のリセット端子に入力し
ており、この入力が「０」の間はＪＫＦＦ回路１０が動
作しないために、シリアル入力データの先頭１ビットは
、パリティカウントの対象外となる。

本発明は、シリアルで人力されるデータ列全ビットのパ
リティカウントを行うことができるパリティカウント回
路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１はシリアル
入力データの先頭から最終ビットの１ビット前までのパ
リティをカウントする第１のパリティカウント手段であ
り、 ２はシリアル入力データの最終ビットのパリティをカウ
ントする第２のパリティカウント手段であり、 ３は第１のパリティカウント手段および第２のパリティ
カウント手段の内容から、シリアル入力データ全体のパ
リティを判定する判定手段であり、かかる手段を具備す
ることにより本課題を解決するための手段とする。

〔作　用〕

第１のパリティカウント手段１によりシリアル入力デー
タの先頭ビットから最終ビットの１ビット前までの、デ
ータ中の「１」の数をカウントし、「１」の数が偶数で
あればその出力を「０」、「１」の数が奇数であればそ
の出力を「１」とする。

第２のパリティカウント手段２により最終ビットのみの
「１」の数をカウントし、「ｌ」の数が偶数であればそ
の出力を「０」、「１」の数が奇数であればその出力を
「ｌ」とする。

判定手段３により第１のカウント手段および第２のカウ
ント手段２の内容が、それぞれ「偶数」、「偶数」のと
きおよび「奇数」、「奇数」のときは判定手段３の出力
を「０」に、「奇数」、「偶数」および「偶数」、「奇
数」のときは判定手段３の出力を「ｌ」とすることによ
り、シリアル入力データ全体のパリティをカウントする
ことが可能となる。

〔実施例〕

以下本発明の要旨を第２図〜第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例のタイムチャートを説明する図をそれぞ
れ示す。

第２図に示す本発明の実施例は第１図で説明した第１の
パリティカウント手段としてＪＫＦＦ回路１０とＤＦＦ
回路２０とインバータ３０、第２のカウント手段２とし
て、ＤＦＦ回路２１とＡＮＤ回路４０、 判定手段３として、ＥＸ−ＯＲ回路５０とインバータ３
１と、ＤＦＦ回路２２．６０ から構成した例である。

この回路の動作は第３図のタイムチャートに示す通りで
ある。

ＪＫＦＦ回路１０、ＤＦＦ回路２０、インバータ３０に
よる第１のパリティカウントの動作は、第５図で説明し
た従来例と同じであるが、タイマパルスのタイミングの
みが異なっており、タイマパルスはシリアル入力データ
の最終ビットにくるようにしである。

この回路によりシリアル入力データの先頭ビットから、
最終ビットの１ビット前までのパリティをカウントし、
タイマパルスの立ち上がりでそのカウント値をラッチす
る。

一方、タイマパルスとクロックの論理積をＡＮＤ回路４
０でとり、このパルスの立ち上がりで、最終ビットのデ
ータをＤＦＦ２１によりラッチする。

ＥＸ−ＯＲ回路５０でＤＦＦ回路２０の出力とＤＦＦ回
路２１の排他的論理和をとる。すなわちそれぞれの出力
が「（偶数）、（偶数）」、「（奇数）、（奇数）」の
ときには「偶数」を、「（偶数）、（奇数）」、「（奇
数）、（偶数）」のときには奇数を出力する。

インバータ３１、ＤＦＦ２２はＥＸ−ＯＲ回路の出力を
ラッチするタイミングを決めているものであり、タイマ
パルスをインバータ３０により反転させたパルスとクロ
ックを反転させたパルスをＤＦＦ２２に入力し、クロッ
クの１周期分遅れたタイマパルスを反転させたパルスを
発生させる。

ＤＦＦ回路６０の入力端子にＥＸ−ＯＲ回路５０の出力
を、クロック端子にＤＦＦ回路２２の出力を入力するこ
とにより、次のタイマパルスが入力されるまで、ＥＸ−
ＯＲ回路５０の出力をＤＦＦ回路６０でラッチする。

この結果が、シリアル人力データ全ビットのパリティカ
ウント値となり、入力データの中の「１」の数が「偶数
」であれば「０」、「奇数ｊであれば「１」を示す。

〔発明の効果〕

以上のような本発明によれば、シリアル入力データの全
ビットをパリティカウントの対象とする、パリティカウ
ント回路を提供することが可能となる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例のタイムチャートを説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
のタイムチャートを説明する図、をそれぞれ示す。 図において、 ｌは第１のパリティカウント手段、 ２は第２のパリティカウント手段、 ３は判定手段、 １０はＪＫＦＦ回路、 ２０．２Ｌ２２．６０はＤＦＦ回路、 ３０．３１はインバータ、 ４０はＡＮＤ回路、 ５０はＥＸ−ＯＲ回路、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第２図 本発明の詳細な説明するブロック図 第１図 従来例を説明するブロック図 第４図

Claims (1)

1. 【特許請求の範囲】 シリアルで入力されるデータ列のパリテイカウント回路
   であって、 シリアルで入力されるデータ列の最終ビットの１ビット
   手前までのパリテイをカウントする第１のパリテイカウ
   ント手段（１）と、 残りの最終１ビットのパリテイをカウントする第２のパ
   リテイカウント手段（２）と、 前記第１のパリテイカウント手段（１）の出力と前記第
   ２のパリテイカウント手段（２）の出力から入力された
   データ列の全てのビットのパリテイカウントを行う判定
   手段（３）とを備えたことを特徴とするパリテイカウン
   ト回路。