JPH02165642A - Ｃｃｄ遅延線 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は低電圧電源下で作動するビデオ信号処理用のＣ
ＣＤ遅延線に関する。

〔従来の技術〕

固体撮像装置で検出した映像信号から各種色信号や輝度
信号等を形成するために電荷転送デバイスより成るＣＣ
Ｄ遅延線が使用され、信号電荷の転送効率等の点で埋込
形ＣＣＤが用いられている。

但し、埋込形ＣＣＤ　（以下、ＢＣＣＤという）は高い
電源電圧下で作動し、該ＣＣＤ遅延線の出力側に従属接
続する周知の信号処理回路の作動電源電圧に較べて高い
電圧を必要とすることから、相互の整合性をとるための
特殊な素子構造や出力回路を必要とする。

第９図ないし第１１図はこの素子構造や出力回路の従来
例を示している。

まず第９図に示す第１の従来例において、１は電荷転送
デバイスより成るＣＣＤ遅延素子の本体部分（即ち、Ｂ
ＣＣＤ）であり、出力回路は終端部に形成されたフロー
ティング・ディフュージョンＦＤから出力を取るフロー
ティング・ディフュージョン型アンプで構成されている
。

即ち、図示するフローティング・ディフュージョンＦＤ
は説明の都合上、逆バイアスのダイオードで示すが実際
にはＢＣＣＤｌの最終端に形成されている。Ｑｌ　は供
給電源Ｖ。０とフローティング・ディフュージョンＦＤ
の間に接続されたリセット用トランジスタ、Ｑ２　は供
給電源Ｖ。０と出力端子２との間に接続され且つ該ゲー
ト接点がフローティング・ディフュージョンＦＤに接続
するソース・ホロワ接続されたトランジスタ、Ｑ３は出
力端子２とアース端子間に接続され且つゲート接点が所
定電圧ＦＢにバイアスされて電流源として作用するトラ
ンジスタである。

そして、まずリセット用トランジスタＱ１をリセット信
号Ｒ３Ｔ・に同期してオンさせることによってフローテ
ィングデイフュージョンＦＤを電源ＶＣＣと等しい電位
にリセットし、次にＢＣＣＤｌより転送されて来た１ス
テ一ジ分の信号電荷に従ってフローティング・ディフュ
ージョンＦＤに生じるポテンシャルの変化をトランジス
タＱ２で検出することにより、１ピクセル分の信号電荷
に相当する電圧の信号を出力端子２に発生する。そして
、順次に転送されて来る信号電荷についても同様の動作
を行うことで低電圧下で信号処理可能な振幅の信号に変
換して出力する。尚、電源電圧ＶＣＣ及び所定電位ＦＢ
は出力端子２に発生する信号がこの出力端子２に従属接
続する信号処理回路（図示せず）の電気特性と整合する
ように設計されている。

第１０図に示す第２の従来例も第９図と同様のフローテ
ィング・ディフュージョン型アンプより成る。即ち、第
１０図において、１はＢＣＣＤより成るＣＣＤ遅延素子
の本体部分であり、Ｑｌ　は昇圧回路３に発生する電圧
ＶＤＩ、とフローティング・ディフュージョンＦＤの間
に接続されたリセット用トランジスタ、Ｑ２　は電源電
圧Ｖ。０と出力端子２との間に接続され且つ該ゲート接
点がフローティング・ディフュージョンＦＤに接続する
ソース・ホロワ接続されたトランジスタ、Ｑ、は出力端
子２とアース端子間に接続され且つゲート接点が所定の
電圧ＦＢにバイアスされてトランジスタＱ２の負荷とし
て作用するトランジスタである。

ここで、昇圧回路３が発生する電圧ＶＩｌｌＤと電源電
圧Ｖ。Ｃとの関係は、ｖｆｌＤ＞Ｖｏｃであり、例えば
Ｖｃｃ＝５（ボルト）　、Ｖｏｎ＝　９　　（ボルト）
である。

そして、まずリセット用トランジスタＱ＋　をリセット
信号Ｒ５Ｔに同期してオンさせることによってフローテ
ィング・ディフュージョンＦＤを電源ＶｆｌＤの電位に
リセットし、次にＢＣＣＤＩより転送されてきたｌステ
ージ分の信号電荷に従ってフローティング・ディフュー
ジョンＦＤに生じるポテンシャルの変化をトランジスタ
Ｑ２で検出し、該１ステ一ジ分の信号電荷に相当する電
圧の信号を出力端子２に発生する。そして、順次に転送
されて来る信号電荷についても同様の動作を行うことで
信号処理可能な信号に変換して出力する。尚、電圧ＶＣ
Ｃ及び所定電圧ＦＢは出力端子２に発生する信号がこの
出力端子２に従属接続する信号処理回路（図示せず）の
電気特性と整合するように設定されている。この第２の
従来例によれば、昇圧回路３による電圧の増加分だけ線
型性の向上を図ることが出来る。

次に第１１図に示す第３の従来例はフローティング・ゲ
ート型アンプと呼ばれ、特開昭６３−８８８６４号公報
等に開示されている。原理を概略的に説明すると、第１
１図において、ＢＣＣＤｌの終端に所定の直流電圧ＯＧ
が印加されるゲート電極４、フローティング・ゲート５
、リセット用ゲート電極６，７及びドレインＤが順番に
形成され、ドレイン端子は昇圧回路３の定電圧Ｖ０が印
加され、リセット用ゲート電極６．７は所定タイミング
のリセット信号φＲに同期してオンとなることによりフ
ローティング・ゲート５下の信号電荷をドレインＤへ排
出する。Ｑ＋　は電源電圧Ｖｃｃとフローティング・ゲ
ート５との間に接続するりセット用トランジスタであり
、所定タイミングのリセット信号Ｒ３Ｔに同期してオン
となることによりフローティング・ゲート５を電圧Ｖ。

Ｃに等しい電位にリセットする。Ｑ２は電源電圧Ｖ。Ｃ
と出力接点２との間に接続され且つ該ゲート接点がフロ
ーティング・ゲート５に接続するソース・ホロワ接続さ
れたトランジスタ、Ｑ３は出力接点２とアース接点間に
接続され且つゲート接点が所定の電圧ＦＢにバイアスさ
れて電流源として作用するトランジスタである。

ここで、昇圧回路３の出力電圧Ｖ。０と電源電圧Ｖ　Ｃ
Ｃとの関係は、ｖｎｔ＋＞ｖｃｃであり、例えばＶＣＣ
＝５　（ボルト）　、Ｖｎｏ＝９　　（ボルト）である
。

そして、まず信号φ□に同期してフローティング・ゲー
ト５下の不要電荷をドレインＤへ排出すると共に、リセ
ット用トランジスタＱ１をリセット信号Ｒ３Ｔに同期し
てオンさせることによってフローティング・ゲート５を
電源ｖａｎの電位にリセットし、次にＢＣＣＤＩより転
送されてきた１ステ一ジ分の信号電荷でフローティング
・ゲート５に生じるポテンシャルの変化をトランジスタ
Ｑ２で検出し、１ステ一ジ分の信号電荷に相当する電圧
の信号を出力端子２に発生する。そして、順次に転送さ
れて来る信号電荷についても同様の動作を行うことで信
号処理可能な信号に変換して出力する。尚、電源電圧Ｖ
。。及び所定電圧ＦＢは出力端子２に発生する信号がこ
の出力端子２に従属接続する信号処理回路（図示せず）
の電気特性と整合するように設定され、電圧Ｖ、。は電
源電圧ＶＣＣより十分に高い電圧に設定しである。

〔発明が解決しようとする課題〕

しかしながら、上記第１の従来例にあっては、リセット
用トランジスタＱ１の閾値電圧Ｖ　ｔｈが−２〜−３（
ボルト）となるので制御性が悪く、又、コンダクタンス
Ｇｍが小さくなるので応答性が悪い。更にフローティン
グ・ディフュージョンの逆バイアス電圧が減少するので
線型性が悪く、又、ソース・フォロワの電流源Ｑ３が飽
和から二極管領域で作動するので線型性が悪くダイナミ
ック・レンジが小さい等の欠点がある。

上記第２の従来例にあっては、昇圧回路によって動作電
源範囲を拡大する効果はあるが、第１の従来例と同様に
ソース・フォロワ接続されたトランジスタＱ２が三極管
領域で作動させる様に閾値Ｖｔｈを５Ｖ程度にする必要
があり、ＶＢＢ効果の増大から線型性が悪くなる。更に
加えて昇圧回路の出力電圧を一定に設定することが困難
である。

上記第３の従来例にあっては、フローティング・ゲート
を用いているので非破壊読み出しができる効果を有する
が、リセット用トランジスタＱ１の閾値電圧Ｖｔｈが−
２〜−３（ボルト）となるので制御性が悪く、又、コン
ダクタンスＧｍが小さくなるので応答性が悪い。更にソ
ース・フォロワ電流源トランジスタＱ３が飽和から三極
管領域で作動するので線型性が悪い。又、フローティン
グ・ゲー）ＦＧの下は埋め込みなので線型性が悪く感度
も低い等の欠点がある。

〔課題を解決するための手段〕

本発明はこのような従来の課題に鑑みて成されたもので
あり、低電圧電源下で広いダイナミック・レンジを有し
且つ優れた線型性を有する累子構造及び出力回路を備え
たＣＣＤ遅延線を提供することを目的とする。

この目的を達成するために本発明は、半導体基板に形成
された埋込形ＣＣＤを遅延線本体とし、該埋込形ＣＣＤ
の終端部に該埋込形ＣＣＤと同種の特定濃度の不純物か
ら成るフローティング状態の不純物層を介して表面形Ｃ
ＣＤを設けると共に、該表面形ＣＣＤの終端部にフロー
ティング・ディフュージョン又はフローティング・ゲー
トを設た構造を有し、更に、転送させるべき信号電荷を
上記埋込形ＣＣＤより表面形ＣＣＤを介してフローティ
ング・ディフュージョン又はフローティング・ゲートへ
転送させて、該信号電荷に応じた該フローティング・デ
ィフュージョン又はフローティング・ゲートに生じるポ
テンシャルの変化を遅延信号としてポテンシャル検出回
路で検出するＣＣＤ遅延線において、上記表面形ＣＣＤ
の信号電荷転送路を、上記半導体基板中に設けたＰウェ
ル層の表面部分に上記埋込形ＣＣＤと同じ不純物から成
る特定濃度の不純物層で形成した。

〔作用〕

このような構成を備える本発明にあっては、高い電圧下
で作動する埋込形ＣＣＤより転送されて来る信号電荷を
低い電圧下で作動する表面形ＣＣＤに転送することで、
低い電圧での電荷読出しを可能にし、更に、上記フロー
ティング・ディフュージョン又はフローティング・ゲー
トへ転送された信号電荷をポテンシャル検出回路で検出
するので低い作動電圧であっても線型性に優れダイナミ
ック・レンジの広い信号に変換することが可能となる。

更に、上記不純物層から表面形ＣＣＤの部分に渡って基
板の表面に所定濃度の不純物層を形成することによって
、埋込形ＣＣＤの信号電荷転送路のポテンシャル・レベ
ルに対する表面形ＣＣＤの信号電荷転送路のポテンシャ
ル・レベルを製造工程において調整できるようにしたの
で、埋込形ＣＣＤから表面形ＣＣＤへの信号電荷の不完
全転送を除去することができ、特に微小な信号電荷を遅
延させる場合の特性向上を図ることができる。

〔実施例〕

以下本発明の一実施例を図面と共に説明する。

第１図はＣＣＤ遅延素子本体の終端部分の構造と出力回
路を示す実施例構成図であり、第２図は出力回路の詳細
な回路構成を示す。

第１図において、Ｐ形半導体基板１０の表面部分にＮ−
形不純物のイオン注入層１１が形成され、更にゲート酸
化膜を介して電荷転送用のゲート電極が積層されること
で同図中の領域Ａに埋込チャンネル型ＣＣＤ　（ＢＣＣ
Ｄ）が形成され、該領域Ａは遅延素子の本体部分を構成
している。

領域Ａのイオン注入層１１の＃端部分に続いて若干の間
隔を開けるか又は接続する様にしてＰ形不純物のＰウェ
ル層１２が形成され、イオン注入層１１の終端部分とＰ
ウェル層１２の先端部分とが接続する部分にＮ＋形不純
物層１３が形成されている。又、Ｎ゛形不純物層１３か
ら所定の距離だけ離れた位置に別個のＮ４形不純物層（
フローティング・ディフュージョン）１４が形成される
と共に、Ｐウェル層１２０表面部分であってこれらのＮ
゛形不純物層１３．１４の間にＮ−形の比較的浅いイオ
ン注入層１５が形成されている。そして、イオン注入層
１５の上面にゲート酸化膜の層を介してゲート電極１６
．１７．１８．１９を順番に設けることによって図中の
Ｂ領域に表面チャンネル型ＣＣＤ　（ＳＣＣＤ）を構成
している。

次に出力回路を説明するに、２０．２１は差動増幅器で
ある。差動増幅器２０は、反転入力接点にＮ＋形不純物
層１４が接続し、非反転入力接点に３ボルトのバイアス
電圧ＶＢが印加され、反転入力接点と出力接点の間に互
いに並列な容量素子２２及びアナログスイッチ２３が接
続することによってスイッチト・キャパシタ積分器を構
成している。

差動増幅器２１は非反転入力接点と出力接点が接続し且
つ出力接点が出力端子２４に接続することでバッファ・
アンプを構成している。

差動増幅器２０の出力接点と差動増幅器２１の非反転入
力接点がアナログスイッチ２５を介して接続すると共に
、差動増幅器２１の非反転入力接点とアース接点間に容
量素子２６が接続され、アナログスイッチ２５と容量素
子２６によってサンプル・ホールド回路を構成している
。

次に、上記出力回路の詳細を第２図に基づいて説明する
。尚、同図において第１図と同一部分は同一符号で示す
。この回路はＣＭＯＳ構造を有している。

第１図の差動増幅器２０は第２図中の点線内に示す回路
に相当する。即ち、Ｐチャンネル形のＭＯＳ）ランジス
タＱ、、、　　（：ｌ、、、　　Ｑ、、、　　にｌ、４
及びＮチャンネル形のＭＯＳ）ランジスタＱｌ’ｌｌｌ
　　Ｑｈ□。

ｑＲ３，Ｑｈ４’で構成され、トランジスタＱｌｔｌ＊
Ｑ１１２が差動対、トランジスタＱＲ３が定電流源、Ｍ
ＯＳトランジスタＱ□、　　Ｑ、２．　　Ｑ、３が差動
対の能動負荷となっており、入力端トランジスタＱｒｕ
のゲート接点にＮ°形不純物層１４が接続し、一方のト
ランジスタＱｆｉｌのゲート接点にバイアス電圧Ｖ。

が印加され、トランジスタＱ、、２のソース接点に現れ
る信号をトランジスタＱ、、、Ｑｈ４より成る出力段で
増幅する構成となっている。尚、トランジスタＱｐ４と
アース接点間に接続する容量素子ＣＩ＋は該出力段の位
相特性を改善するために設けられている。

アナログ・スイッチ２３は互いに並列接続するＰチャン
ネル形のＭＯＳ）ランジスタＱ。５及びＮチャンネル形
のＭＯＳ）ランジスタＱＰ、で構成され、リセット信号
Ｒ３Ｔ及びＲ３ＴＢによってオン・オフ制御され、リセ
ット信号Ｒ３ＴＢはリセット信号Ｒ３Ｔを反転した信号
である。

アナログ・スイッチ２５は互いに並列接続するＰチャン
ネル形のＭＯＳトランジスタＱ。６及びＮチャンネル形
のＭＯＳ）ランジスタＱ、ｇで構成され、サンプル・ホ
ールド信号ＳＨ及び５ＩＩＢによってオン・オフ制御さ
れ、サンプル・ホールド信号ＳＨＢはサンプル・ホール
ド信号ＳＨの反転信号である。

差動増幅器２１は第２図中の点線内に示す回路に相当し
、Ｐチャンネル形のＭＯＳ）ランジスタＱ、、、　　Ｑ
、８．　　Ｑ、、及びＮチャンネル形のＭＯＳトランジ
スタＱ１１７　＋　　Ｑ　Ｒ８＊　　Ｑ　１１９　ａ　
　Ｑ　ｎ　ｌ　Ｇから成り、トランジスタＱ、、、　　
ＱＩ、、が差動対、トランジスタＱ１が定電流源、ＭＯ
Ｓ）ランジスタＱ、７．　　ＱＰ。

が差動対の能動負荷となっており、入力側トランジスタ
Ｑ、１．のゲート接点にアナログ・スイッチ２５を形成
するトランジスタＱ。６及びＱ、６が接続し、トランジ
スタＱ、、、のソース接点に現れる信号をトランジスタ
Ｑ□、　　ＱＲＩＯより成る出力段で増幅して出力端子
２４に出力する構成となっている。

尚、出力端子２４がトランジスタＱ−のゲート接点に接
続することで負帰還がかけられ、トランジスタＱ、、、
、とアース接点間に接続する容量素子Ｃ１２は該出力段
の位相特性を改善するために設けられている。

尚、トランジスタＱｎ３１Ｑｍｓのゲート接点への印加
電圧Ｖ、は外部から設定して夫々の差動増幅器の増幅率
を適宜に設定できる様に成っている。

再び第１図に戻って説明するに、ＢＣＣＤの終端部分（
領域への部分）を構成するためのゲート電極２７〜３３
に図示するような電荷転送用のクロック信号φ２．φ８
．φ２Ａが印加され、信号φ２゜φ、が通常の２相駆動
刃式による転送りロック信号（第３図参照）であり、信
号φ２Ａは信号φ２に同期して正及び負の値をとるクロ
ック信号である。

ゲート電極３３は常に一定電圧（零ボルト）の信号ＺＧ
が印加され、ゲート電極３３下を零ボルトに相当する一
定のポテンシャル・レベルに設定する。

更に、Ｎ゛形不純物層１３はフローティング状態のまま
であり、ゲート電極１６には一定電圧（３，５ボルト）
の信号ＤＧが印加され、ゲート電極１９には一定電圧（
２ボルト）の信号ＯＧが印加される。又、ゲート電極１
７にはクロック信号φ１に対して９０°位相のずれた信
号φＩＡ％ゲート電極１８にはクロック信号φ２と同相
であるが信号電荷の転送をより迅速に行うために若干波
形を変形した信号φ２Ｂが印加される。これらの信号に
より、ゲート電極３３，１６．１９の下には夫々の印加
電圧に比例する深さのポテンシャル障壁が設定され、他
のゲート電極２７．２８．２９゜３０．３１．３２，１
７．１８の下には夫々のクロック信号によって深さの変
化するポテンシャル・レベルが設定される。

尚、Ｎ゛形不純物層１３は、ＢＣＣＤの形成されたＡ領
域から転送されて来る信号電荷を５ＣＣＤの形成された
Ｂ領域へスムーズに転送するためのバッファ領域として
作用する効果を発揮すると共に、ＢＣＣＤと５ＣＣＤを
同一の半導体基板に隣接して形成する場合のセルフ・ア
ラインメントとして作用する。即ち、該不純物層１３を
設けることによってＢＣＣＤと５ＣＣＤを明確に分離形
成することができるという製造上好都合な構造を提供す
ることができると共に、作動電源電圧（約７〜１２ボル
ト）のＢＣＣＤと低電圧（５ボルト以下）で作動させる
５ＣＣＤとの間を電気的に整合させることができる。

更に、製造工程において、Ｂ領域の表面部分に適当な不
純物濃度のＮ−形イオン注入層１５を形成して５ＣＣＤ
のポテンシャル井戸のレベル１１整することにより、ゲ
ート電極３３及び不純物層ｌ３下を介してＢＣＣＤより
転送されてくる信号電荷を確実に５ＣＣＤ側へ転送する
ことができる。

即ち、Ｐ形の基板１０の表面にこの実施例のような不純
物層を設けない場合には、不純物層１３近傍のポテンシ
ャル・レベルがＢＣＣＤ側より５ＣＣＤ側の方が浅くな
って製造されたり、或いは、信号電荷をＢＣＣＤ側に残
留させてしまうような不必要なポテンシャル障壁ができ
る場合があるが、この実施例のようにＮ−形イオン注入
層１５を形成することによってＢＣＣＤからの信号電荷
が５ＣＣＤへ必ず転送されるように製造工程においてポ
テンシャル井戸のレベルを容易に調整することができる
。更に、Ｐ形不純物のＰウェル層１２０表面上にそれと
は逆の種類のＮ−形の不純物をイオン打ち込みするので
、５ＣＣＤの信号電荷転送路を極めて浅いＮ−形のイオ
ン注入層１５で形成することが可能となり、５ＣＣＤの
特徴である低電圧電源下での作動特性を損ねることがな
い。又、Ｎ−形のイオン注入層１５を形成する際のイオ
ン打込量の制御も比較的容易となる。

又、ＣＭＯ３構成の出力回路に使用するＰウェル層を形
成する際に同時に製造することができる利点がある。

次にかかる構成の実施例の作動を第３図のタイミング・
チャート及び第４図のポテンシャル・プロフィールに基
づいて説明する。尚、第４図は第１図の構造説明図に対
応し且つ第３図の適宜の時点におけるポテンシャル・プ
ロフィールを示す。

まず、転送りロック信号φ３．φ２に同期して所定周期
で転送されてくる各信号電荷を読取るために各周期の最
初に差動増幅器２０に接続された容量素子２２の不要電
荷を廃棄すると共に、不純物層（フローティング・ディ
フュージョン）１４の電位を初期化する。例えば、成る
周期における時点ｔ１において、リセット信号Ｒ５Ｔを
“Ｈ″レベル尚、信号Ｒ３ＴＢは信号Ｒ５Ｔの反転信号
である）にしてアナログ・スイッチ２３を導通させるこ
とにより、差動増幅器２０の非反転入力接点と反転入力
接点を共に電圧Ｖ、（３ボルト）に設定する。

これにより、フローティング・ディフュージョン１４に
も３ボルトが印加され、次にリセット信号Ｒ３Ｔ　ヲ“
Ｌ”レベルに戻してアナログ・スイッチ２５を遮断させ
ることにより、フローティング・ディフュージョン１４
下のポテシャル・レベルを３ボルトに対応したレベルに
初期化することができる。尚、この初期化の時点ｔ、で
は第４図（ａ）に示すように、最も出力側に位置する信
号電荷ｑ１がゲート電極１７．１８下に転送され、次の
信号電荷ｑ２がゲート電極３２下に転送され、次の信号
電荷ｑ３がゲート電極２８下に転送される関係になる。

次に、時点ｔ２において、クロック信号φＩＡ及びφ２
．が′Ｌ”レベル、クロック信号φ２Ａがマイナスの“
Ｌ”レベルとなることにより、ゲート電極３１．３２．
１７．１８下のポテンシャルが浅くなるので、信号電荷
ｑ、がフローティング・ディフュージョン１４へ転送さ
れ、１Ｗ号・電荷ｑ２がゲート電極３３．１６及び不純
物層１３下に転送される。そして、信号電荷ｑ、が容量
素子２２に充電され、差動増幅器２０の出力信号ＳＣ，
が図ホするように変化する。

次に、時点ｔ、において、クロック信号φ、Ａが“Ｈ”
レベルとなることによりゲート電極１７下に信号電荷ｑ
２が転送され、更に時点ｔ、においてクロック信号φ２
．が“Ｈ″レベルなることによりゲート電極１８下へも
信号電荷ｑ２を転送すると同時に、クロック信号φ１．
φ２に同期してＢＣＣＤより転送されてくる次の１ピク
セル分の信号電荷Ｑ３をゲート電極３１．３２下へ転送
する。

更に時点ｔ３〜ｔ４の間でサンプル・ホールド信号ＳＨ
が“Ｈ”レベルとなることで該時点での差動増幅器２０
の出力信号ＳＣ＋を容量素子２６に保持し、該保持信号
に比例する出力信号Ｓ。を差動増幅器２１を介して出力
端子２４に発生させる。

このようにゲート電極１７．１８下まで転送されている
信号電荷ｑ１の読出しは上記時点ｔ、〜ｔ、の処理で完
了する。

次に、時点ｔ５において、リセット信号Ｒ３Ｔを′Ｈ”
レベルにしてアナログ・スイッチ２３を導通にすること
より時点１．と同様に容量素子２２の不要電荷を廃棄す
ると共に、フローティング・ディフュージョン１４を所
定電位に設定して次の信号電荷ｑ２の読取り可能な状態
を設定する。更に時点１．では信号φ１Ａを“Ｌ”レベ
ルにすることにより信号電荷ｑ２をゲート電極１７下へ
のみ移し、更に時点ｔ６において信号φ２．を“Ｌ”レ
ベルとすることにより信号電荷ｑ２をフローティング・
ディフュージョン１４下へ転送する。

そして、時点ｔ６においてフローティング・ディフュー
ジョン１４へ転送された信号電荷ｑ２が差動増幅器２０
で検出され、該信号電荷ｑ２に相当する電荷量が容量素
子２２に所定の時定数でもって充電され、充電が完了し
た時点ｔ、でサンプル・ホールド信号ＳＨが“Ｈ“レベ
ルとなることで容量素子２６が電圧ＳＣ１に比例する電
荷を保持し、差動増幅器２１を介して出力端子２４に１
ステ一ジ分の信号Ｓ。が出力される。このようにして次
の信号電荷ｑ２の読取り処理が完了する。

尚、時点１．においてゲート電極２８下に在った信号電
荷ｑ、は時点ｔ１〜ｔ６の期間中にゲート電極３２下ま
で転送され上記同様の読出し処理がなされる。

このような作動はＢＣＣＤのクロック信号φ１゜φ２の
周期に同期して繰り返され、遅延した１ステージ毎の信
号を出力することができる。

以上説明したように、この実施例によれば、電荷転送効
率の良いＢＣＣＤによって信号の遅延を行い、該ＢＣＣ
Ｄの終端にフローティング状態の不純物層を介して５Ｃ
ＣＤの電荷転送部を設け、更に該５ＣＣＤの終端部に７
０−ティング・デイフュージョンを設け、該フローティ
ング・ディフュージョンに発生する信号電荷による変化
をスイッチト・キャパシタ積分器によって検出するよう
にしたので、第１に、信号電荷を高電圧下で転送動作す
るＢＣＣＤから低電圧で転送動作する５ＣＣＤへ次第に
転送させて低電圧電源下での信号検出を容易にし、第２
に、従来のような昇圧回路が不要となり、第３に、スイ
ッチト・キャパシタ積分器によって検出することで低電
圧下で極めて線型性に優れ且つダイナミックレンジの広
い信号出力を可能にし、第４に、ＢＣＣＤの終端と５Ｃ
ＣＤとの接続をフローティング状態の不純物層を介して
接続したことで作動電圧の異なるＢＣＣＤと５ＣＣＤ間
での信号電荷の転送をスムーズにし且つ該接続部分の製
造上の問題を解決する等の効果が得られる。

更に、不純物層１３から５ＣＣＤの部分に渡って基板１
０の表面部分に所定濃度のイオン注入層１５を形成した
ので、信号電荷がＢＣＣＤから５ＣＣＤへ効率良く転送
するようにポテンシャル井戸のポテンシャルを容易に調
整することができる。

次に、本発明の他の実施例を第５図ないし第８図と共に
説明する。この実施例は遅延信号をフローティング・ゲ
ートを用いて検出するようにしたＣＣＤ遅延線である。

まず、第５図に基づいて構造を説明する。尚、第５図に
おいて第１図と同−又は相当する部分を同一の符号で示
している。

即ち、第５図において、Ｐ形半導体基板１０の表面部分
にＮ−形不純物のイオン注入層１１が形成され、更にゲ
ート酸化膜を介して電荷転送用のゲート電極が積層され
ることで同図中の領域Ａに埋込チャネル型ＣＣＤ　（Ｂ
ＣＣＤ）が形成され、該領域Ａは遅延線の本体部分を構
成している。

領域Ａのイオン注入層１１の終端部分に続いて若干の間
隔を開けるか又は接続する様にしてＰ形不純物のＰウェ
ル層１２が形成され、イオン注入層１１の終端部分とＰ
ウェル層１２の先端部分とに接続するＮ゛形不純物層１
３が形成されている。

更に、Ｎ゛形不純物層１３から所定の距離だけ離れた位
置に別個のＮ゛形不純物層３６が形成され、Ｐウェル層
１２の表面部分であってこれらのＮ゛形不純物層１３．
３６の間にＮ−形の比較的浅いイオン注入層１５が形成
されている。そして、イオン注入層１５の上面にゲート
酸化膜を介してゲート電極１６．１７．１８．１９を順
番に設けることによって図中のＢ領域に表面チャンネル
ＣＣＤ　（ＳＣＣＤ）を構成すると共に、更に、ゲート
電極１９に続いてフローティング・ゲート３４とゲート
電極３５を形成して、フローティング・ゲート３４をポ
テンシャル検出回路３７に接続している。

ポテンシャル検出回路３７は、第１図中に示す差動増幅
器２０．２１等を用いたスイッチト・キャパシタ積分器
を適用したり、又は、第６図に示すボルテージ・フォロ
ワ型の検出器等を適用する。

第６図の回路を説明すると、フローティング・ゲート３
４にゲート接点が接続すると共にソース接点が電源端子
Ｖ０゜に接続するＭＯ３型トランジスタＱ５、ゲート接
点にリセット信号Ｒ３Ｔが印加されることにより該ゲー
ト接点と電源端子Ｖ。。

間を開閉するように接続されたＭＯ３型トランジスタＱ
４、トランジスタＱ５のドレイン接点にソース接点が接
続すると共にドレイン接点がアース端子に接続し且つゲ
ート接点に所定のバイアス電圧ＶＣＳが印加されるＭＯ
３型トランジスタＱ８を備え、更にトランジスタＱ、の
ドレイン接点が差動増幅器ＡＭＰＩを介してアナログ・
スイッチＳＷ１に接続し、アナログ・スイッチＳＷＩの
出力接点が容量素子Ｃ１を介してアース端子に接続する
と共に、差動増幅器ＡＭＰ２を介して出力端子ＯＵＴに
接続しでいる。

ここで、リセット信号ＲＳＴは所定のタイミングでフロ
ーティング・ゲート３４を電源端子ＶＣＣの電位にリセ
ットするためにあり、アナログ・スイッチＳＷＩはサン
プル・ホールド信号ＳＨに同期して開閉動作することに
より容量素子Ｃ９にフローティング・ゲート３４の電圧
をサンプル・ホールドさせ、真に、容量素子Ｃ１に保持
された電圧をバッファ・アンプＡＭＰ２を介して出力端
子ＯＵＴに発生させることにより、フローティング・ゲ
ート３４に生じたポテンシャルの変化を電圧変換して出
力させる。尚、差動増幅器ＡＭＰＩ。

ＡＭＰ２は第１図あるいは第２図中の点線で示した差動
増幅器２０．２１と同様の回路で構成されている。

再び第５図に戻って説明するに、領域ＡにＢＣＣＤの終
端部分を構成するためのゲート電極２７〜３３に図示す
るような電荷転送用のクロック信号φ２．φ１．φ２Ａ
が印加され、信号φ２．φ、が通常の２相駆動刃式によ
る転送りロック信号（第７図参照）であり、信号φ２Ａ
は信号φ２に同期して正及び負の値をとるクロック信号
である。ゲート電極３３は常に一定電圧（零ボルト）の
信号ＺＧが印加され、ゲート電極３３下を零ボルトに相
当する一定のポテンシャル・レベルに設定する。

更に、Ｎ゛形不純物層１３はフローティング状態のまま
であ０１ゲート電掻１６には一定電圧（３，５ボルト）
の信号ＤＧが印加され、ゲート電極１９には一定電圧（
２ボルト）の信号ＯＧが印加される。又、ゲート電極１
７にはクロック信号φ１に対して９０°位相のずれた信
号φ４、ゲート電極１８にはクロック信号φ２と同相で
あるが信号電荷の転送をより迅速に行うために若干波形
を変形した信号φ２Ｉｌが印加される。ゲート電極３５
には信号電荷の転送タイミングに同期したリセット信号
φｌ’を丁が印加され、Ｂ領域の終端部分に設けられた
Ｎ゛形不純物層３６には所定電圧の電源電圧Ｖ。０が印
加される。

これら印加電圧により、ゲート電極３３，１６゜１９及
び不純物層３６の下には夫々の印加電圧に比例する深さ
のポテンシャル障壁が設定され、他のゲート電極２７．
　２８．　２９．　３０．　３１゜３２．１？、１８．
３５の下には夫々のクロック信号によって深さの変化す
るポテンシャル・レベルが設定され、フローティング・
ゲート３４下には信号電荷に相当するポテンシャルが発
生すると共に該ポテンシャルに比例する電圧がフローテ
ィング・ゲート３４に発生することとなる。

次にかかる構成の実施例の作動を第７図のタイミング・
チャート及び第８図のポテンシャル・プロフィールに基
づいて説明する。尚、第８図は第５図の構造説明図に対
応し且つ第７図の適宜の時点におけるポテンシャル・プ
ロフィールを示す。

まず、転送りロック信号φ１．φ２に同期して所定周期
で転送されてくる各信号電荷を読取るために各周期の最
初にフローティング・ゲート３４を所定電位にリセット
する。例えば、成る周期における時点ｔｌ　においてリ
セット信号Ｒ３Ｔを−時的に“Ｈ”レベルにすることに
より、第６図の回路にあってはトランジスタＱ４を導通
にして電源電圧Ｖ。Ｃ（例えば、５ボルト）の電位にリ
セットし、第１図のスイッチト・キャパシタ積分器にあ
ってはアナログ・スイッチ２３を導通にしてバイアス電
圧ＶＢ　　（例えば、３ボルト）の電位にリセットする
。更に、リセット信号Ｒ３Ｔと同位相で反転する矩形（
例えば、０ボルトと５ボルト）の制御信号φＲｓＴによ
り、時点１．においては第８図（ａ）に示すようにゲー
ト電極３５下のポテンシャル障壁を下げてフローティン
グ・ゲート３４下の不要電荷を不純物層３６へ廃棄する
。そして、リセット信号Ｒ３Ｔと制御信号φＲ５Ｔが再
び“Ｌ”レベルになると、フローティング・ゲート３４
は高インピーダンス状態で初期化電位に保持され、ゲー
ト電極３５下のポテンシャル障壁は高くなる。

尚、この初期化の時点ｔ１では第８図（ａ）　に示すよ
うに、最も出力側に位置する信号電荷ｑ１がゲート電極
１７．１８下に転送され、次の信号電荷ｑ２がゲート電
極３２下に転送され、次の信号電荷ｑ３がゲート電極２
８下に転送される関係になる。

次に、時点ｔ２において、クロック信号φ１Ａ及びφ２
ＢがＬ”レベル、クロック信号φ２ＡがマイナスのＬ”
レベルとなることにより、第８図（ｂ）　　に示すよう
に、ゲート電極３１．３３．１７゜１８下のポテンシャ
ルが浅くなるので、信号電荷ｑ１がゲート電極１９下の
ポテンシャル障壁を越えてフローティング・ゲート３４
下へ転送されると共に、信号電荷ｑ２がゲート電極３３
．１６及び不純物層１３下に転送される。その結果、フ
ローティング・ゲート３４の電位が信号電荷Ｑ＋　に比
例して変化し、第６図の回路の場合にはこのフローティ
ング・ゲート３４の電位に相当する電圧信号ＳＣＩが差
動増幅器ＡＭＰ　１の出力接点に発生し、スイッチト・
キャパシタ型積分器の場合にはフローティング・ゲート
３４の電位に相当する電圧が容量素子Ｃ３に保持される
と同時に差動増幅器ＡＭＰ３の出力接点に該保持電圧に
等しい電圧信号Ｓ０１が発生する。

次に、時点ｔ３において、クロック信号φ、が“Ｈ″レ
ベルなることによりゲート電極１７下に信号電荷ｑ２が
転送され、更に時点ｔ４においてクロック信号φ２Ｂが
“Ｈ”レベルとなることによりゲート電極１８下へも信
号電荷ｑ２を転送すると同時に、クロック信号φ１．φ
２に同期してＢＣＣＤより転送されてくる次の１ピクセ
ル分の信号電荷ｑ、をゲート電極３１．３２下へ転送す
る。

更に時点ｔ３〜ｔ４の間でサンプル・ホールド信号ＳＨ
が“Ｈ”レベルとなることで、第６図の回路にあっては
出力信号Ｓ　Ｃ＋を容量素子Ｃ３に保持させ、スイッチ
ト・キャパシタ積分器にあっては出力信号ＳＣ１を容量
素子Ｃ３に保持させ、そして夫々の回路とも該保持電圧
に比例した信号Ｓｏを出力端子に発生させる。

このようにゲート電極１７．１８下まで転送されている
信号電荷ｑ＋の続出しは上記時点ｔ１〜ｔ、の処理で完
了する。

次に、時点ｔ５において、リセット信号Ｒ３Ｔを“Ｈ”
レベルにすると共に制御信号φ□、を“Ｈ”レベルにす
ることによって、第８図（ｅ）に示すように、ゲート電
極３５下のポテンシャル障壁の高さを下げると同時にフ
ローティング・ゲート３４下のポテンシャルを所定の初
期レベルに設定して信号電荷Ｑ＋を不純物層３６へ廃棄
し、第８図（ａ）に示したのと同様に初期化が行われる
。

更に時点１．では信号φ１Ａを“Ｌ″レベルすることに
より信号電荷ｑ２をゲート電極１８下へのみ移し、更に
時点ｔ６に右いて信号φ２１１を“Ｌ”レベルとするこ
とにより信号電荷ｑ２をフローティング・ゲート３４下
へ転送する。

そして、時点ｔ６においてフローティング・ゲート３４
へ転送された信号電荷ｑ２が上記信号電荷ｑ１と同様に
検出され、該信号電荷ｑ２に相当する電圧信号Ｓ。が出
力される。このようにして信号電荷ｑ２の読取り処理が
完了する。

尚、時点１．においてゲート電極２８下に在った信号電
荷ｑ３は時点１．−１６の期間中にゲート電極３２下ま
で転送され上記同様の読出し処理がなされる。

このような作動はＢＣＣＤのクロック信号φ１゜φ２の
周期に同期して繰り返され、遅延した１ステージ毎の信
号を出力することができる。

以上説明したように、この実施例によれば、電荷転送効
率の良いＢＣＣＤによって信号の遅延を行い、該ＢＣＣ
Ｄの終端にフローティング状態の不純物層を介して５Ｃ
ＣＤの電荷転送部を設け、更に該５ＣＣＤの終端部にフ
ローティング・ゲートを設け、該フローティング・ゲー
トに発生する信号電荷による変化を検出するようにした
ので、線型性に優れ且つダイナミックレンジの広い信号
出力を可能にし、信号電荷を高電圧下で転送動作するＢ
ＣＣＤから低電圧で転送動作する５ＣＣＤへ次第に転送
させて低電圧電源下での信号検出を容易にし、従来のよ
うな昇圧回路が不要となり、ＢＣＣＤの終端と５ＣＣＤ
との接続をフローティング状態の不純物層を介して接続
したことで作動電圧の異なるＢＣＣＤ（！ｍ５ＣＣＤ間
での信号電荷の転送をスムーズにし且つ該接続部分の製
造上の問題を解決する等の効果が得られ、更に、遅延信
号をフローティング・ゲートによって非破壊的に読み出
すので、ＢＣＣＤによる遅延線本体の途中から遅延信号
を出力することができるので多種類の遅延時間を設定す
る遅延線を提供することが可能となり、更に、５ＣＣＤ
の電荷転送路をＰウェル層の表面上にＮ−形の不純物を
注入することによって形成するので、製造工程において
、ＢＣＣＤに対する５ＣＣＤのポテンシャルレベルを信
号電荷転送効率が最適となるように調整することが容易
となる。

〔発明の効果〕

以上説明したように本発明によれば、高い電圧下で作動
するＢＣＣＤより転送されて来る信号電荷を低い電圧下
で作動する５ＣＣＤに転送することで低い電圧での電荷
読出しを可能にし、更に、上記フローティング・ディフ
ユージョン又はフローティング・ゲートへ転送された信
号電荷をポテンシャル検出回路で検出するので低い作動
電圧であっても線型性に優れダイナミック・レンジの広
い信号に変換することが可能となる。

更に、上言己５ＣＣＤの信号電荷転送路に補給で浅い所
定不純物濃度の不純物層を設けたので信号電荷がＢＣＣ
Ｄから５ＣＣＤへ効率良く転送するようにポテンシャル
井戸のポテンシャルを調整することが容易にできる構造
を備えている。

【図面の簡単な説明】

第１図は本発明の第１の実施例の実施例構成図；第２図
は第１図の検出回路の詳細回路図：第３図は第１の実施
例の作動タイミング・チャー５ト； 第４図は第１の実施例の作動を示すポテンシャル・プロ
フィール； 第５図は本発明の第２の実施例の実施例構成図；第６図
は第４図におけるポテンシャル検出回路の詳細回路図； 第７図は第２の実施例の作動タイミング・チャート； 第８図は第２の実施例の作動を示すポテンシャル　プロ
フィール； 第９図は第１の従来例を示す構成図； 第１０ｒｉ！Ｊは第２の従来例を示す構成図；第１１図
は第３の従来例を示す構成図である。 図中の符号： １０；半導体基板 １１；Ｎ−型不純物層 １２：Ｐウェル １３；Ｎ＋型不純物層 １４；フローティング・ディフュージョン１５；イオン
注入層 １６〜１９゜ ２７〜３３，３５；ゲート電極 ２０．２１；差動増幅器 ２２．２６；容量素子 ２３．２５；アナログ・スイッチ ３４；フローティング・ゲート ３７；ポテンシャル検出回路 φＪ 第 図 第 図 第 図 手 続 補 正 書

Claims (1)

1. 【特許請求の範囲】 半導体基板に形成された埋込形ＣＣＤを遅延線本体とし
   、該埋込形ＣＣＤの終端部に該埋込形ＣＣＤと同種の特
   定濃度の不純物から成るフローティング状態の不純物層
   を介して表面形ＣＣＤを設けると共に、該表面形ＣＣＤ
   の終端部にフローティング・ディフュージョン又はフロ
   ーティング・ゲートを設た構造を有し、更に、転送させ
   るべき信号電荷を上記埋込形ＣＣＤより表面形ＣＣＤを
   介してフローティング・ディフュージョン又はフローテ
   ィング・ゲートへ転送させて、該信号電荷に応じた該フ
   ローティング・ディフュージョン又はフローティング・
   ゲートに生じるポテンシャルの変化を遅延信号としてポ
   テンシャル検出回路で検出するＣＣＤ遅延線において、 前記表面形ＣＣＤの信号電荷転送路を、前記半導体基板
   中に設けたＰウェル層の表面部分に前記埋込形ＣＣＤと
   同じ不純物から成る特定濃度の不純物層で形成して成る
   ことを特徴とするＣＣＤ遅延線。