JPH02165996A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02165996A JPH02165996A JP63320442A JP32044288A JPH02165996A JP H02165996 A JPH02165996 A JP H02165996A JP 63320442 A JP63320442 A JP 63320442A JP 32044288 A JP32044288 A JP 32044288A JP H02165996 A JPH02165996 A JP H02165996A
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- JP
- Japan
- Prior art keywords
- substrate
- chips
- semiconductor device
- sides
- holes
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は特にICメモリーチップを実装してなるメモリ
ーカードに好適な半導体装置に関する。
ーカードに好適な半導体装置に関する。
(従来の技術)
最近、電子計算機等のデーターの外部記憶装置として、
メモリ用集積回路(以下メモリー用ICとする)を複数
個搭載した半導体装置が開発されている。
メモリ用集積回路(以下メモリー用ICとする)を複数
個搭載した半導体装置が開発されている。
この半導体装置へのメモリー用ICの実装方法としてプ
リント回路基板上にパッケージされたメモリー用ICを
配置し、このICのリード端子とプリント回路基板の配
線パターンをハンダ付けでするか、裸のメモリー用IC
チップ(以下ICチップとする)をプリント回路基板上
にマウントした後、このICチップのポンディングパッ
ドとプリント回路の配線パターンをワイヤーボンディン
グでつなぐ方法などが一般に用いられている。
リント回路基板上にパッケージされたメモリー用ICを
配置し、このICのリード端子とプリント回路基板の配
線パターンをハンダ付けでするか、裸のメモリー用IC
チップ(以下ICチップとする)をプリント回路基板上
にマウントした後、このICチップのポンディングパッ
ドとプリント回路の配線パターンをワイヤーボンディン
グでつなぐ方法などが一般に用いられている。
ところで、別の実装方法として、第3図(a)、(b)
に示すように複数のICチップ11を相対的位置精度高
く配置するため、相対的位置を規定している半導体装置
のフレーム12の開口部13に、配線用電極端子がある
面を上側にしてそれぞれICチップ11を入れ接着剤1
4等で固定することで略同−平面状にし、この平面上に
スルホール用の開口部15を設けた感光性フィルム16
等による絶縁層を必要に応じて積層し、印刷配線17に
より電気回路を作成する方法が提案されている。
に示すように複数のICチップ11を相対的位置精度高
く配置するため、相対的位置を規定している半導体装置
のフレーム12の開口部13に、配線用電極端子がある
面を上側にしてそれぞれICチップ11を入れ接着剤1
4等で固定することで略同−平面状にし、この平面上に
スルホール用の開口部15を設けた感光性フィルム16
等による絶縁層を必要に応じて積層し、印刷配線17に
より電気回路を作成する方法が提案されている。
この実装方法はパッケージ化されたICではなく、裸の
ICチップを用いるため使用する部品のコストが低く、
位置決め精度の高いチップマウント装置やワイヤーボン
ディング装置も必要としない利点がある。
ICチップを用いるため使用する部品のコストが低く、
位置決め精度の高いチップマウント装置やワイヤーボン
ディング装置も必要としない利点がある。
しかしこの方法を用いた場合、絶縁層を片側に形成する
ため、熱圧着による熱応力が片側にのみにかかり、半導
体装置に反りが生じやすく、これを防ぐために裏側にチ
ップ実装面積に相当する補強板を入れる等の対策が必要
となる。
ため、熱圧着による熱応力が片側にのみにかかり、半導
体装置に反りが生じやすく、これを防ぐために裏側にチ
ップ実装面積に相当する補強板を入れる等の対策が必要
となる。
(発明が解決しようとする課題)
従来方法による、半導体装置の絶縁層が片面のみである
ため、感光性フィルムを被着させるために熱圧着すると
、熱応力によってソリが生じるので、本発明は半導体装
置基板フレームの両面に感光性フィルムを両面同時に熱
圧着により被着させることにより、半導体装置の反りを
防ぐことを目的とする。
ため、感光性フィルムを被着させるために熱圧着すると
、熱応力によってソリが生じるので、本発明は半導体装
置基板フレームの両面に感光性フィルムを両面同時に熱
圧着により被着させることにより、半導体装置の反りを
防ぐことを目的とする。
(課題を解決するための手段)
本発明は複数個の集積回路(IC)チ・ノブを基板に略
同一平面上に配置して、このICチ・ノブの配線を施し
てなる半導体装置において、基板面に感光性フィルムを
被着させて形成した絶縁層にスルーホールを設けてから
印刷配線を施した半導体装置である。
同一平面上に配置して、このICチ・ノブの配線を施し
てなる半導体装置において、基板面に感光性フィルムを
被着させて形成した絶縁層にスルーホールを設けてから
印刷配線を施した半導体装置である。
(作 用)
本発明の如く、基板フレームの両面に絶縁層を形成する
ことにより、半導体装置の反りを防ぐことが可能となる
。また、基板の裏面の絶縁層に表面と同様なスルホール
を形成させて配線することにより、両面からの配線引き
出しが可能となる。
ことにより、半導体装置の反りを防ぐことが可能となる
。また、基板の裏面の絶縁層に表面と同様なスルホール
を形成させて配線することにより、両面からの配線引き
出しが可能となる。
(実施例)
第1図は本発明の実施例である半導体装置の製造工程を
示す平面図および断面図である。
示す平面図および断面図である。
まず、第1図(a)〜(d)に示すように、ガラスエポ
キシ、又はセラミックス等の絶縁材料から成り、両面に
凹部50.51をもつ支持基体(以下、基板と称する)
1の両凹面に、導電性接着剤2を載せ、ICチップ(3
)を複数個挿入した後に基準とする一辺にICチップを
寄せながら、ICチ・ツブと基板との隙間に樹脂等の接
着剤4を入れ隙間を埋めて固定する。
キシ、又はセラミックス等の絶縁材料から成り、両面に
凹部50.51をもつ支持基体(以下、基板と称する)
1の両凹面に、導電性接着剤2を載せ、ICチップ(3
)を複数個挿入した後に基準とする一辺にICチップを
寄せながら、ICチ・ツブと基板との隙間に樹脂等の接
着剤4を入れ隙間を埋めて固定する。
さらに、第1図(θ)、(f)に示すように、絶縁層と
して使用するための感光性フィルム5を両面にそれぞれ
熱圧着により、被着させこれに、ICチップ電極端子部
分と配線部分に接続させるためのスルホール6のパター
ン及び基板端子接続ノ々ターンが任意の位置に形成され
たメタルマスク等のフォトマスクを使用して、露光機等
の紫外線照射装置により両面の感光性フィルム5に露光
を行う。
して使用するための感光性フィルム5を両面にそれぞれ
熱圧着により、被着させこれに、ICチップ電極端子部
分と配線部分に接続させるためのスルホール6のパター
ン及び基板端子接続ノ々ターンが任意の位置に形成され
たメタルマスク等のフォトマスクを使用して、露光機等
の紫外線照射装置により両面の感光性フィルム5に露光
を行う。
つぎに、第1図(g) 、(h)に示すように、溶剤タ
イプの現像液を被露光面、全面にスプレー等により吹き
付ける方法で現像処理を行うことにより、スルホール6
を形成させたあと乾燥、硬化させて絶縁面を形成する。
イプの現像液を被露光面、全面にスプレー等により吹き
付ける方法で現像処理を行うことにより、スルホール6
を形成させたあと乾燥、硬化させて絶縁面を形成する。
つぎに、表面、裏面にそれぞれ、印刷によって配線7を
形成させて、ICチップの電極端子と基板電極端子との
接続を計り、併せて基板の両面から配線を引き出す。
形成させて、ICチップの電極端子と基板電極端子との
接続を計り、併せて基板の両面から配線を引き出す。
第2図は本発明の他の実施例を示す平面図および断面図
である。
である。
まず、第2図(a) 、(b)に示すように、ガラスエ
ポキシ、又はセラミックス等の絶縁材料から成る開口部
60をもつ支持基体(以下、基板と称する)61の片面
に耐熱性のある粘着テープ62を開口を覆うように貼り
、更に開口部60に対応する形状の耐熱性の被粘着テー
プ83を貼る。このテープ63の表面には要所要所に導
電性接着剤64が載せである。
ポキシ、又はセラミックス等の絶縁材料から成る開口部
60をもつ支持基体(以下、基板と称する)61の片面
に耐熱性のある粘着テープ62を開口を覆うように貼り
、更に開口部60に対応する形状の耐熱性の被粘着テー
プ83を貼る。このテープ63の表面には要所要所に導
電性接着剤64が載せである。
つぎに第2図(e) 、(d)に示すように、開口部を
上にして底面に載せた導電性接着剤64に対応する位置
にICチップ65複数個を挿入し基準とする一辺にIC
チップを寄せながら、ICチップ65と基板61の開口
部端面との隙間に樹脂等の接着剤66を入れ、隙間を埋
めてICチップ65を固定する。
上にして底面に載せた導電性接着剤64に対応する位置
にICチップ65複数個を挿入し基準とする一辺にIC
チップを寄せながら、ICチップ65と基板61の開口
部端面との隙間に樹脂等の接着剤66を入れ、隙間を埋
めてICチップ65を固定する。
さらに、第2図(e)に示すように、絶縁層として使用
するための感光性フィルム67を支持基体61の上面に
熱圧着により被着させたうえで、基板B1の裏面に貼っ
である耐熱性のテープ62を剥がし感光性フィルム68
を熱圧着により被着させ、これにICチップ電極端子部
分と配線部分に接続させるためのスルホールが形成され
たメタルマスク等のフォトマスクを使用して、露光機等
の紫外線照射装置により基板両面の感光性フィルムに露
光を行う。
するための感光性フィルム67を支持基体61の上面に
熱圧着により被着させたうえで、基板B1の裏面に貼っ
である耐熱性のテープ62を剥がし感光性フィルム68
を熱圧着により被着させ、これにICチップ電極端子部
分と配線部分に接続させるためのスルホールが形成され
たメタルマスク等のフォトマスクを使用して、露光機等
の紫外線照射装置により基板両面の感光性フィルムに露
光を行う。
つぎに、第2図(f’) 、(g)に示すように、溶剤
タイプの現像液を被露光面の全面にスプレー等により吹
き付ける方法で現像処理を行うことにより、スルホール
69を形成、乾燥、硬化させて絶縁層面を形成する。つ
ぎに、第2図(h) 、(I)に示すように、基体61
の表面、裏面にそれぞれ、印刷により印刷配線70を形
成させることにより、基板両面からの配線を引き出した
。
タイプの現像液を被露光面の全面にスプレー等により吹
き付ける方法で現像処理を行うことにより、スルホール
69を形成、乾燥、硬化させて絶縁層面を形成する。つ
ぎに、第2図(h) 、(I)に示すように、基体61
の表面、裏面にそれぞれ、印刷により印刷配線70を形
成させることにより、基板両面からの配線を引き出した
。
[発明の効果]
半導体装置の両面に、絶縁層を形成させることにより反
りの防止がおこなわれ、両面からの配線の引き出しが可
能である。又実施例で示すように、半導体装置の両面に
、ICチップを実装することにより、ICチップの集積
度を従来より大幅にアップさせる。
りの防止がおこなわれ、両面からの配線の引き出しが可
能である。又実施例で示すように、半導体装置の両面に
、ICチップを実装することにより、ICチップの集積
度を従来より大幅にアップさせる。
第1図は本発明の実施例を示す製造工程図、第2図は本
発明の他の実施例を示す製造工程図、第3図は従来装置
を説明する図である。 1・・・支持基体、 2・・・導電性接着剤、 3・・・ICチップ、 5・・・感光性フィルム、 6・・・スルーホール、 7・・・配線。 代理人 弁理士 則 近 憲 佑 同 松山光之 第1図 ! 第2図
発明の他の実施例を示す製造工程図、第3図は従来装置
を説明する図である。 1・・・支持基体、 2・・・導電性接着剤、 3・・・ICチップ、 5・・・感光性フィルム、 6・・・スルーホール、 7・・・配線。 代理人 弁理士 則 近 憲 佑 同 松山光之 第1図 ! 第2図
Claims (2)
- (1)複数個の集積回路チップを基板に略同一平面上に
配置して、前記集積回路チップの配線を施してなる半導
体装置において、前記基板の全面に感光性フィルムを被
着させて形成した絶縁層に、スルホールを設けてから印
刷配線を施したことを特徴とする半導体装置。 - (2)印刷による配線方法により、基板の両面の有効面
積いっぱいに配置し、両面より、配線を引き出し、集積
回路チップの集積度を高めること、および集積回路チッ
プを両面に配置することを特徴とする請求項1記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320442A JPH02165996A (ja) | 1988-12-21 | 1988-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320442A JPH02165996A (ja) | 1988-12-21 | 1988-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02165996A true JPH02165996A (ja) | 1990-06-26 |
Family
ID=18121496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63320442A Pending JPH02165996A (ja) | 1988-12-21 | 1988-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02165996A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170139399A1 (en) * | 2014-03-05 | 2017-05-18 | Tokyo Electron Limited | Substrate processing apparatus, substrate processing method and memory medium |
-
1988
- 1988-12-21 JP JP63320442A patent/JPH02165996A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170139399A1 (en) * | 2014-03-05 | 2017-05-18 | Tokyo Electron Limited | Substrate processing apparatus, substrate processing method and memory medium |
| US10528028B2 (en) * | 2014-03-05 | 2020-01-07 | Tokyo Electron Limited | Substrate processing apparatus, substrate processing method and memory medium |
| US11287798B2 (en) | 2014-03-05 | 2022-03-29 | Tokyo Electron Limited | Substrate processing capable of suppressing a decrease in throughput while reducing the impact on exposure treatment caused by warping of a substrate |
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