JPH0216657A - パーシャルライト制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５図〜第８図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第４図） 発明の効果 〔概要〕 パーシャルライト制御方式に関し、 パーシャルライトのときに先の書換データとアドレスを
比較して連続的に書換えできるものは同時に書換えでき
るようにすることを目的とし、メモリよりデータを読出
してこれを保持し、その一部を書換えるメモリコントロ
ーラを具備するパーシャルライト制御方式において、メ
モリコンドローうに、メモリより読出したリードデータ
を保持するリードデータ保持手段と、ライトデータ及び
ライト先アドレスを保持するライトデータ保持手段と、
アドレスを比較するパーシャルライト制御手段を設け、
先のライトデータと次のライトデータのアドレスを比較
して先のライトデータと次のライトデータが連続的に書
込み可能であると判断したとき、同じライト動作でデー
タの書換えを行うようにしたものである。

〔産業上の利用分野〕

本発明は、メモリのパーシャルライト制御方式に係り、
さらに詳しくは、例えばＥｃｃ（誤り訂正コード）のよ
うなチエツクピット付のメモリをもつ装置のパーシャル
ライトにおいて、パーシャルライト毎に、メモリアクセ
スを行わなくても済むようにして、メモリへのアクセス
回数を少なくできるようにしたメモリのパーシャルライ
ト制御方式に関する。

〔従来の技術〕 第５図乃至第８図は、従来におけるメモリのパーシャル
ライト制御方式を説明するための図であり、第５図はシ
ステム構成図、第６図は、第５図のメモリコントローラ
内の詳細図、第７図及び第８図はパーシャルライトの例
を示した図である。

第５図において、５０ば中央処理装置（以下ＣＰＵとい
う）であり、このＣＰＵ５０には、システムバスを介し
てメモリコントローラ５１、入出力装置（以下Ｉ１０と
いう）（１）５３、■／○（ＩＩ）５４等が接続されて
いる。

また、メモリコントローラ５１にはメモリバスを介して
メモリ５２が接続されている。

前記メモリ５２としては、例えばＤＲＡＭ　（ダイナミ
ックＲＡＭ）であり、この場合のメモリコントローラ５
１はＤＲＡＭＣ（ダイナミックＲＡＭコントローラ）が
用いられる。

メモリコントローラ５１内には、第６図に示したように
、パーシャルライト制御部５４とリードデータ保持バッ
ファ５５が設けられている。

今、第５図及び第６図に示したシステムが、例えばＥｃ
ｃ（誤り訂正コード）付きのメモリをもつ装置であり、
３２ビツト固定長のものであるとする。

このようなシステムにおけるパーシャルライト制御は次
のようにしていた。

先ず、ＣＰＵ５０からメモリ５２へのライト時に、Ｅｃ
ｃのチエツクピットを作成する必要がある。

このため、メモリバス上だけで、メモリコントローラ５
１が、メモリ５２から、本来ライトすべきアドレスを含
むロングワードバウンダリのアドレスより３２ｂｉｔの
データを一旦リードし、リードデータ保持バッファ５５
に入れて保持する。

次に、パーシャルライト制御部５４により、リードデー
タ保持バッファ５５内に保持されている上記データの書
き替えるバイト位置を、ＣＰＵ５０のライトデータと書
き換え、そのデータでＥｃｃのチエツクピットを作成し
てメモリ５２にライトする。

このようにして、ライト毎に同じ動作を繰返し、パーシ
ャルライトを行っていた。

第７図は、１番地に１バイトのパーシャルライトをする
例であり、（イ）はＣＰＵのライトデータ、　（ロ）は
メモリ５２からリードし、リードデータ保持バッファ５
５に一旦入れておくデータとそのＥｃｃチエツクピット
、（ハ）は修正後の新ライトデータ及びＥｃｃチエツク
ビットを示す。

（イ）のライトデータとしては１番地の１バイト分のデ
ータ“Ｂ”であり、（ロ）のり−ドデータ３２ｂｉｔの
内の１番地の１バイト分のデータ“２”を上記データ“
Ｂ″で置き換えるものである。

その結果、（ハ）のような新ライトデータ“ｌＢ５４”
に修正し、このデータで新しいＥｃｃチエツクビットを
作成してメモリ５２ヘライトする。

以下同様にして同じ動作を繰返す。

第８図は２回続けてワード（２バイト、１６ビツト）で
パーシャルライトをする例である。

、先ず、第８図（イ）に示したように、ＣＰＵの１回目
のライトデータであるθ番地と１番地の各ワード単位（
２バイト）のデータ“ＡＢ”で、（ロ）のリードデータ
を置き換え、（ハ）の新ライトデータを得る。

このデータ“ＡＢ３４”で新しいＥｃｃチエツクビット
を作成しくハ）のデータ及びＥｃｃチエツクビットをメ
モリにライトする。

次に、（ニ）のように、ＣＰＵの２回目のライトデータ
が、２番地からの２バイト、１６ビツトのデータ″ＣＤ
”であったとする。

メモリからのリードデータはすでに（ホ）のように“Ａ
３３４″となっているから、これを（ニ）のデータで置
き換えると（へ）のように“ＡＢＣＤ”となる。

この（へ）のデータでＥｃｃを作成し、メモリへライト
する。

のライト要求毎にメモリコントローラがリードとライト
を行っていた。

このため、ロングワードバウンダリでアクセスする際、
１回のロングワードライトで済むアクセスをワード（２
バイト、１６ビツト）で２回に分けてＣＰＵが行うこと
があり無駄が多かった。

例えば、第８図の例では、リードとライトが各２回づつ
で合計４回のメモリアクセスが必要となり、無駄なアク
セスが多かった。

本発明はこのような従来の欠点を解決するためになされ
たものであり、ライトする回数に関係なく、ロングワー
ドバウンダリでロングワードデータをライトするケース
が多々あるので、このような場合に無駄なアクセスをな
くすことを目的としたものである。

〔発明が解決しようとする課題） 上記のような従来のものにおいては次のような欠点があ
った。

即ち、従来のパーシャルライト方式では、１回〔課題を
解決するための手段〕 上記の目的を達成するため、本発明は次のようにしたも
のである。

第１図は、本発明に係るメモリのパーシャルライト制御
方式の原理図であり、以下、この図に基づいて本発明の
詳細な説明する。

ＣＰＵからの１回目のライトデータとアドレスはライト
データ保持バッファ３に一時保持しておき、２回目のラ
イトデータを待つ。

この際に、１回目のアクセスに対してのリード、ライト
動作は行わない。

続いて、２回目のライト要求が行われると、そのアドレ
スが前回のアクセスでライトデータ保持バッファ３に保
持されているアドレスと比較され、どのような関係なの
かチエツクされる。

このチエツクは、１回目と２回目とで、続きのアドレス
か否かをチェノ・りする。

また、データ幅が前回のアクセスでリードデータ保持バ
ッファ３に保持されているデータのデータ幅と合わせた
時に、ロングワードのデータ幅か又、ロングワードバウ
ンダリになっているかどうかをチエツクする。

即ち、連続したアドレスで、かつデータがロングワード
のデータ幅（例えば３２ビツト）であるか否か、また、
ロングワードバウンダリになっているか否かをチエツク
し、この条件に合致していれば、そのデータでＥｃｃ（
誤り訂正コード）を作成し、パーシャルライト制御部１
によりメモリへ直接ライトする（リードはなし）。

もし、上記条件を満たしていなければ、２回目のライト
時に、メモリにリードとライトをする。

この時、１回目と２回目のデータが同じロングワードバ
ウンダリ内だったならば、２つのデータを置き換えてラ
イトする。

違う時は、１回目のデータのみを置き換えてライトし、
２回目のデータはそのままバッファ内に保持し次の３回
目のアクセスに備える。

〔作用〕

上記のように構成したので、最初のライトをライトデー
タ保持バッファ３内に一旦保持して次のライトを待つこ
とにより、従来のように、１回目のリードとライトを行
わずに済むことが多い。

また、２回目のライトデータとアドレスに対して、上記
の条件に合っているか否かをチエツクすることにより、
従来のように２回目のリードとライトのうちリード動作
を行わずに済む。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。第２
図乃至第４図は本発明の１実施例であるメモリのパーシ
ャルライト制御方式を説明するための図であり、第２図
は本発明の一実施例を示すものでメモリコントローラ内
の主要部のブロック図、第３図は２回続けてのパーシャ
ルライトを示した図、第４図は条件不成立のパーシャル
ライトを示した図である。

第２図のように、メモリコントローラ内には、パーシャ
ルライト制御部１、リードデータ保持バッファ２及びラ
イトデータ保持バッファ３が設けられている。

そして、ライトデータ保持バッファ３内には、第１回目
のライトデータとそのアドレスを入れるための第１のバ
ッファＢ、と、２回目のライトデータとそのアドレスを
入れるための第２のバッファＢ２とを少な（とも備えて
いる。

また、パーシャルライト制御部１内には、ライトデータ
保持バッファ３内に一時保持されているライトデータと
そのアドレスをチエツクするためのライトデータチエツ
ク部６とアドレスチエツク部５を備えると共に、ライト
データチエツク部６とアドレスチエツク部５からのチエ
ツクデータをもとに、パーシャルライトの条件を判定す
るパーシャルライト条件判定部７を設けである。

さらに、Ｅｃｃビットを作成するためのＥｃｃ作成作成
部上えている。

なお、パーシャルライト制御部ｌは、上記の機能のほか
に、従来と同じ機能、即ち、パーシャルライトのための
データの置き換え、メモリバスのリードライト制御等の
機能を有するものである。

第３図は２回続けてパーシャルライトをする場合の例で
あり、先ず、ＣＰＵから１回目のライトデータを（イ）
のように送出されたものとする。

これは、０番地より２バイトで“ＡＢ”をライトする例
であり、このデータはライトデータ保持バッファ３内の
第１のバッファＢ、に一旦保持されると共に、そのアド
レスも保持される。

次に、ＣＰＵから（ロ）のような２回目のライトデータ
が送出されると、これはライトデータ保持バッファ３内
のバッファＢ：に一旦保持されると共に、そのアドレス
も同時に一旦保持される。

これらのライトデータとそのアドレスは、パーシャルラ
イト制御部１内のライトデータチエツク部６及びアドレ
スチエツク部５でチエツクされる。

その結果、第３図の例では、ライトデータのアドレスが
連続していて、ロングワードバウンダリであり、またラ
イトするデータ幅がロングワード（例えば３２ビツト）
であって、所定の条件を満たしていることがパーシャル
ライト条件判定部７で判定される。

結局、第３図（イ）の１回目のライトデータと、（ロ）
の２回目のライトデータとは、アドレスが連続しており
、かつ３２ビツト全部をライトするものであるから、こ
れがパーシャルライト条件判定部７で判定されると（ハ
）のような新ライトデータがパーシャルライト制御部ｌ
内で作成される。

さらに（ハ）のデータをもとに、Ｅｃｃ作成作成部上り
、Ｅｃｃチエツクピットを作成し、メモリへ（ハ）のデ
ータ“ＡＢＣＤ”と共にライトされる。

このように、３２ビツト全てのデータをライトする場合
には、メモリからのデータリードは不要であり、ＣＰＵ
からのライトデータを直接メモリへライトできるもので
ある。したがって、この場合はアクセス回数は１回のみ
でよい。

第４図は、上記の条件が不成立の時のパーシャルライト
を示した図である。

条件不成立例（１）である（イ）〜（へ）では、先ず、
（イ）のように、１回目のライトデータがＯ番地の１バ
イト分のデータ“Ａ″であったとする。

このデータ″Ａ″は第１のバッファＢ＋に一旦保持して
おき２回目のライトデータを待つ。

２回目のライトデータは、（ハ）のように、１番地に１
バイトのデータ“Ｂ”をライトするものである。

したがって、この場合は上記の条件を満たしていないか
ら、（ニ）のようにメモリからデータをリードし、上記
のデータ“Ａ”及び“Ｂ”を置き換え、この新しいライ
トデータをもとにしてＥｃｃチエツクビットを作成しく
ホ）のような新ライトデータとＥｃｃチエツクビットを
メモリにライトする。

その後、（へ）のようにバッファＢ、及びＢ２はクリア
して次の動作を待つ。この場合、メモリへのアクセス回
数は２回でよい。

また、（ト）〜（オ）に示した条件不成立例（２）では
、（ト）のように、１回目のライトデータが０番地に１
バイトのデータ″Ａ″をライトするものであったとする
。

このデータは第１のバッファＢ１に入れておき（チ）、
次のライトデータを待つ。

２回目のライトデータが（１）のように６番地の１バイ
トデータ“Ｆ”であったとすると、−旦第２のバッファ
Ｂ２に保持しておき、パーシャルライト条件判定部７に
よる判定の結果、当然に条件不成立であると判定される
。

従って、この場合、（ヌ）のように０番地から４バイト
　（３２ビツト）をリードしてリードデータ保持バッフ
ァ２に一旦保持する。

このリードデータは、その後、第１回目のライトデータ
で置き換えられ（ル）、このデータをもとにチエツクピ
ットを作成し、メモリヘライトされる。

次に、第１のバッファＢ＋はクリアし、第２のバッファ
Ｂ２は、そのまま保持しておき（オ）、第３回目のライ
トデータを待つ。

以下、同様にして同じ動作を繰返す。

なお、上記説明は４バイト（３２ビツト）単位の例であ
るが、勿論本発明はこれのみに限定されるものではない
。

〔発明の効果〕

以上説明したように、本発明によれば次のような効果が
ある。

即ち、所定の条件を満たしている場合には、パーシャル
ライト毎にリードとライトとを行わなくてすむので、数
回続けてライト動作が行われた時のアクセス回数が少な
くてすむ。

また、メモリへのアクセス回数が少な（なれば、全体の
処理時間も短縮される効果がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図、第４図は本発明の動作説明図、第５図はデータ
処理装置のシステム構成図、第６図は従来のメモリコン
トローラ説明図、第７図、第８図は従来のパーシャルラ
イト説明図である。 ４・・・Ｅｃｃチエツクビット作成作 成−５−アクセスチエツク部 ６・−・ライトデータチエツク部 ７−・−パーシャルライト条件判定部

Claims (1)

【特許請求の範囲】
1. （１）メモリよりデータを読出してこれを保持し、その
   一部を書換えるメモリコントローラを具備するパーシャ
   ルライト制御方式において、 メモリコントローラに、 メモリより読出したリードデータを保持するリードデー
   タ保持手段（２）と、 ライトデータ及びライト先アドレスを保持するライトデ
   ータ保持手段（３）と、 アドレスを比較するパーシャルライト制御手段（１）を
   設け、 先のライトデータと次のライトデータのアドレスを比較
   して先のライトデータと次のライトデータが連続的に書
   込み可能であると判断したとき、同じライト動作でデー
   タの書換えを行うようにしたことを特徴とするパーシャ
   ルライト制御方式。