JPH02219144A - ライト・バックアクセス時間を短縮したキャッシュメモリ - Google Patents
ライト・バックアクセス時間を短縮したキャッシュメモリInfo
- Publication number
- JPH02219144A JPH02219144A JP1039374A JP3937489A JPH02219144A JP H02219144 A JPH02219144 A JP H02219144A JP 1039374 A JP1039374 A JP 1039374A JP 3937489 A JP3937489 A JP 3937489A JP H02219144 A JPH02219144 A JP H02219144A
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- Japan
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- array
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- writing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、コンピュータ等におけるキャッシュメモリに
関する。
関する。
（従来の技術）
一般的なキャッシュメモリの従来例を第２図に示し、そ
の構成をブロック図で示しである。
の構成をブロック図で示しである。
一般に、キャッシュメモリは、ＣＰＵと主メモリの間に
設けられて高速のバッファメモリの機能を果たし、ＣＰ
Ｕが主メモリをリードしたときに、そのリードしたアド
レス・データ等をキャッシュメモリ格納しておき、次に
ＣＰＵが主メモリの同じアドレスをリードしたときは、
そのアドレスに対応するデータをキャッシュメモリから
得ることにより、ＣＰＵのアクセスを高速化する。
設けられて高速のバッファメモリの機能を果たし、ＣＰ
Ｕが主メモリをリードしたときに、そのリードしたアド
レス・データ等をキャッシュメモリ格納しておき、次に
ＣＰＵが主メモリの同じアドレスをリードしたときは、
そのアドレスに対応するデータをキャッシュメモリから
得ることにより、ＣＰＵのアクセスを高速化する。
さらに、この従来のキャッシュメモリの詳細を第２図に
ついて説明すると、アドレス・アレイ８とデータアレイ
９はＲＡＭで構成され、アドレス・アレイ８には、下位
アドレスに対応する上位アドレスが格納され、データ・
アレイにはデータが格納される。
ついて説明すると、アドレス・アレイ８とデータアレイ
９はＲＡＭで構成され、アドレス・アレイ８には、下位
アドレスに対応する上位アドレスが格納され、データ・
アレイにはデータが格納される。
ＣＰＵがリードのアクセスを開始すると、ＣＰＵの出力
したＦ位アドレスに対応するアドレス・アレイ８の上位
アドレスとなるべきデータと、ＣＰＵの出力した上位ア
ドレスをコンパレータで比較する。その結果一致するな
らば、ＣＰＵの出力した下位アドレスに対応するデータ
・アレイ９のデータをデータ会バスに出力し、ＣＰｔＪ
に入力される。このときの上位アドレスとリードしたデ
ータをアドレス・アレイ８とデータ・アレイ９の各々の
上位アドレス対応位置に各々格納する。
したＦ位アドレスに対応するアドレス・アレイ８の上位
アドレスとなるべきデータと、ＣＰＵの出力した上位ア
ドレスをコンパレータで比較する。その結果一致するな
らば、ＣＰＵの出力した下位アドレスに対応するデータ
・アレイ９のデータをデータ会バスに出力し、ＣＰｔＪ
に入力される。このときの上位アドレスとリードしたデ
ータをアドレス・アレイ８とデータ・アレイ９の各々の
上位アドレス対応位置に各々格納する。
これら一連の制御は、キャッシュコントローラ１０が行
う。
う。
キャッシュメモリのライトのアクセス方式はいくつかの
例が知られているが、ライト・バック方式について説明
する。
例が知られているが、ライト・バック方式について説明
する。
ＣＰＵがキャッシュメモリに対してアクセスを行なうと
、このときの主メモリの上位アドレスとライト・データ
をアドレス・アレイ８とデーターアレイ９の下位アドレ
ス対応位置に凸々格納し、その後、ＣＰＵ等の指示によ
りキャッシュメモリから主メモリへコピーを行なう。
、このときの主メモリの上位アドレスとライト・データ
をアドレス・アレイ８とデーターアレイ９の下位アドレ
ス対応位置に凸々格納し、その後、ＣＰＵ等の指示によ
りキャッシュメモリから主メモリへコピーを行なう。
（発明か解決しようとする課題）
上記のような従来のキャッシュメモリにおいて、ＣＰＵ
がキャッシュメモリにライトした内容を主メモリヘコビ
ーするときは、アドレス・アレイ８の内容を全て調べて
ライトされた箇所の下位アドレス、上位アドレスに対応
する主メモリに、その時の下位アドレスに対応するデー
タ番アレイ９のデータを転送する。すなわち、キャッユ
メモリの内容を全てアクセスしなければならず、そのア
クセス時間の間はＣＰＵは他の処理を行なうことができ
ないので低速化する。
がキャッシュメモリにライトした内容を主メモリヘコビ
ーするときは、アドレス・アレイ８の内容を全て調べて
ライトされた箇所の下位アドレス、上位アドレスに対応
する主メモリに、その時の下位アドレスに対応するデー
タ番アレイ９のデータを転送する。すなわち、キャッユ
メモリの内容を全てアクセスしなければならず、そのア
クセス時間の間はＣＰＵは他の処理を行なうことができ
ないので低速化する。
本発明は、このような事情により発明されたので、キャ
ッシュメモリを主メモリからのリードに対応する部分と
ＣＰＵのライトに対応する部分とに分けて構成し、ライ
ト・バック時の時間的損失を減少させることを目的とす
る。
ッシュメモリを主メモリからのリードに対応する部分と
ＣＰＵのライトに対応する部分とに分けて構成し、ライ
ト・バック時の時間的損失を減少させることを目的とす
る。
［発明の構成］
（課題を解決するための手段）
本発明は、ＣＰＵがライト処理したときはキャッシュメ
モリから主メモリ等へライト・バックが行なわれる際、
アドレス・プレイのライトの箇所を調べるためアクセス
されることに注目して発明されたもので、キャッシュメ
モリの構成をリード用とライト用の各々のアドレス・ア
レイとデータ・アレイに分けて構成し、ライト−バック
の際はライト用のアドレス令アレイ、データ嗜アレイの
みをアクセスすることによりライト・バックのアクセス
時間を短縮した。
モリから主メモリ等へライト・バックが行なわれる際、
アドレス・プレイのライトの箇所を調べるためアクセス
されることに注目して発明されたもので、キャッシュメ
モリの構成をリード用とライト用の各々のアドレス・ア
レイとデータ・アレイに分けて構成し、ライト−バック
の際はライト用のアドレス令アレイ、データ嗜アレイの
みをアクセスすることによりライト・バックのアクセス
時間を短縮した。
（作用）
ライト・バックは、ライト用のアドレス・アレイとデー
ラダ舎アレイのみのアクセスで足りるので、アクセス時
間が短縮した。
ラダ舎アレイのみのアクセスで足りるので、アクセス時
間が短縮した。
（実施例）
第１図は、本発明の一実施例を示すもので、本発明を適
用したキャッシュメモリの構成を示すブロック図である
。
用したキャッシュメモリの構成を示すブロック図である
。
１は主メモリ等からの下位アドレスに対応する上位アド
レスを格納するリード用のアドレス・アレイ、２は下位
アドレスに対応する上位アドレスを格納するライト用の
アドレス令アレイである。
レスを格納するリード用のアドレス・アレイ、２は下位
アドレスに対応する上位アドレスを格納するライト用の
アドレス令アレイである。
３はリード用のアドレス令アレイ１に格納されている上
位アドレスとアクセス中の上位アドレスを比較するリー
ド用のコンパレータ、４はライト用のアドレス・アレイ
２に格納されている上位アドレスとアクセス中の上位ア
ドレスを比較するライト用のコンパレータである。
位アドレスとアクセス中の上位アドレスを比較するリー
ド用のコンパレータ、４はライト用のアドレス・アレイ
２に格納されている上位アドレスとアクセス中の上位ア
ドレスを比較するライト用のコンパレータである。
５はリード用のコンパレータ３、ライト用のコンパレー
タ４の比較結果やコントロール・バスからのコントロー
ル信号により、前記リード用のアドレス・アレイ１、ラ
イト用のアドレス・アレイ２、後述のリード用のデータ
・アレイ６、ライト用のデータ・アレイ７を制御するキ
ャッシュコントローラである。
タ４の比較結果やコントロール・バスからのコントロー
ル信号により、前記リード用のアドレス・アレイ１、ラ
イト用のアドレス・アレイ２、後述のリード用のデータ
・アレイ６、ライト用のデータ・アレイ７を制御するキ
ャッシュコントローラである。
リード用のデータ・アレイ６は、下位アドレスに対応す
るデータを格納し、ライト用のデータ・アレイ７は下位
アドレスに対応するデータを格納する。
るデータを格納し、ライト用のデータ・アレイ７は下位
アドレスに対応するデータを格納する。
次に本発明の動作を図面について説明する。
まず、ＣＰＵが主メモリに対してリードのアクセスを開
始すると、ＣＰＵからの下位アドレスに対応するリード
用のアドレス・アレイ１とライト用のアドレス・アレイ
２に各々格納されている各々の上位アドレスとＣＰＵか
らの上位アドレスとを各々リード用のコンパレータ３、
ライト用のコンパレータ４で比較する。
始すると、ＣＰＵからの下位アドレスに対応するリード
用のアドレス・アレイ１とライト用のアドレス・アレイ
２に各々格納されている各々の上位アドレスとＣＰＵか
らの上位アドレスとを各々リード用のコンパレータ３、
ライト用のコンパレータ４で比較する。
リード用のコンパレータの比較結果が一致の場合は、Ｃ
ＰＵからの下位アドレスに対応するリード用のデータ・
アレイ６のデータがデータ争バスを通してＣＰＵに伝送
され、ライト用のコンパレータ４の比較結果が一致の場
合は同様に、ライト用のデータアレイ７のデータがＣＰ
Ｕに伝送される。
ＰＵからの下位アドレスに対応するリード用のデータ・
アレイ６のデータがデータ争バスを通してＣＰＵに伝送
され、ライト用のコンパレータ４の比較結果が一致の場
合は同様に、ライト用のデータアレイ７のデータがＣＰ
Ｕに伝送される。
リード用のコンパレータ３とライト用のコンパレータ４
の双方の比較結果が不一致の場合は、ＣＰＵは主メモリ
をアクセスし、主メモリからのリード・データをＣＰＵ
に伝送し、このときの上位アドレスとリードφデータを
リード用のアドレス・アレイ１とリード用のデータ・ア
レイ７の下位アドレス対応位置に各々格納する。
の双方の比較結果が不一致の場合は、ＣＰＵは主メモリ
をアクセスし、主メモリからのリード・データをＣＰＵ
に伝送し、このときの上位アドレスとリードφデータを
リード用のアドレス・アレイ１とリード用のデータ・ア
レイ７の下位アドレス対応位置に各々格納する。
次にＣＰＵのライト・アクセスについて説明する。
ＣＰＵのライト・アクセスのときは、このときの上位ア
ドレスとライト・データをライト用のアドレス・アレイ
２とライト用のデータ・アレイ７の下位アドレス対応位
置に格納し、その後に、ＣＰＵの指示等によりまとめて
キャッシュメモリから主メモリヘコピーする。
ドレスとライト・データをライト用のアドレス・アレイ
２とライト用のデータ・アレイ７の下位アドレス対応位
置に格納し、その後に、ＣＰＵの指示等によりまとめて
キャッシュメモリから主メモリヘコピーする。
主メモリへのコピーのときに、参照されるのは、ライト
用のアドレス・アレイ２とライト用のデータ番アレイ７
だけで足りる。以上の制御動作はキャッシュ◆コントロ
ーラ５が行なう。
用のアドレス・アレイ２とライト用のデータ番アレイ７
だけで足りる。以上の制御動作はキャッシュ◆コントロ
ーラ５が行なう。
このようにキャッシュメモリから主メモリへのライト会
バック時にはライト用のアドレス・アレイ２とライト用
のデータ會アレイ７のみアクセスすればよいので、ＣＰ
Ｕの処理速度が増大する。
バック時にはライト用のアドレス・アレイ２とライト用
のデータ會アレイ７のみアクセスすればよいので、ＣＰ
Ｕの処理速度が増大する。
キャッシュメモリから主メモリへのコピー、換言すれば
ライト嗜バックはライト用のアドレス奉アレイ、データ
・アレイのみをアクセスで足りるので、大幅にアクセス
時間が短縮される。
ライト嗜バックはライト用のアドレス奉アレイ、データ
・アレイのみをアクセスで足りるので、大幅にアクセス
時間が短縮される。
第１図は、本発明の一実施例を示すもので、構成を示す
ブロック図、第２図は従来のキャッシュメモリの構成を
示すブロック図である。 １・・・リード用のアドレス・アレイ、２川ライト用の
アドレス・アレイ、３・・・リード用のコンパレータ、
４・・・ライト用のコンパレータ、５・・・キャッシュ
・コントローラ、６・・・リード用のデータ番アレイ、
７・・・ライト用のデータ・アレイ。
ブロック図、第２図は従来のキャッシュメモリの構成を
示すブロック図である。 １・・・リード用のアドレス・アレイ、２川ライト用の
アドレス・アレイ、３・・・リード用のコンパレータ、
４・・・ライト用のコンパレータ、５・・・キャッシュ
・コントローラ、６・・・リード用のデータ番アレイ、
７・・・ライト用のデータ・アレイ。
Claims (1)
- 下位アドレスに対応する上位アドレスを格納するリード
用のアドレス・アレイ及びライト用のアドレス・アレイ
と、リードアクセスの下位アドレスに対応した前記リー
ド用のアドレス・アレイとライト用のアドレス・アレイ
に格納された各々の上位アドレスとリードアクセスの上
位アドレスとを各々比較するリード用のコンパレータ及
びライト用のコンパレータと、下位アドレスに対応する
データを格納するリード用のデータ・アレイ及びライト
用のデータ・アレイと、前記リード用およびライト用の
アドレス・アレイとリード用およびライト用のデータ・
アレイを制御するキャッシュ・コントローラとを備えた
ことを特徴とするライト・バックアクセス時間を短縮し
たキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039374A JPH02219144A (ja) | 1989-02-21 | 1989-02-21 | ライト・バックアクセス時間を短縮したキャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039374A JPH02219144A (ja) | 1989-02-21 | 1989-02-21 | ライト・バックアクセス時間を短縮したキャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02219144A true JPH02219144A (ja) | 1990-08-31 |
Family
ID=12551265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1039374A Pending JPH02219144A (ja) | 1989-02-21 | 1989-02-21 | ライト・バックアクセス時間を短縮したキャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02219144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9678877B2 (en) | 2004-03-08 | 2017-06-13 | Sandisk Technologies Llc | Flash controller cache architecture |
-
1989
- 1989-02-21 JP JP1039374A patent/JPH02219144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9678877B2 (en) | 2004-03-08 | 2017-06-13 | Sandisk Technologies Llc | Flash controller cache architecture |
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