JPH02170420A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH02170420A JPH02170420A JP32523188A JP32523188A JPH02170420A JP H02170420 A JPH02170420 A JP H02170420A JP 32523188 A JP32523188 A JP 32523188A JP 32523188 A JP32523188 A JP 32523188A JP H02170420 A JPH02170420 A JP H02170420A
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- depositing
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の製造方法に関するものである。
第２図に従来例を示す。同図はＳｉ基板１及び該基板１
上の絶縁１模３内に形成した第１の導゛１セＭ２と、第
２の導電層４にそれぞれ達する開口部を絶縁膜３に設け
て、ＡｌＱ１０て２つの導電層２，４を結線した例であ
る。
上の絶縁１模３内に形成した第１の導゛１セＭ２と、第
２の導電層４にそれぞれ達する開口部を絶縁膜３に設け
て、ＡｌＱ１０て２つの導電層２，４を結線した例であ
る。
上記構造によるときには、２つの導電層２，４のそれぞ
れに、開口部（コンタクト孔）を作製しなければならな
いので１面積効率が悪い。また、開口部と深さの比、す
なわちアスベスト比が大きくなると、第２図左側の開口
部に示すように、 Ａｌ膜が開口部下端で断線する可能
性がある。
れに、開口部（コンタクト孔）を作製しなければならな
いので１面積効率が悪い。また、開口部と深さの比、す
なわちアスベスト比が大きくなると、第２図左側の開口
部に示すように、 Ａｌ膜が開口部下端で断線する可能
性がある。
したがって、今後の半導体素子動向を考えるとき、素子
の微細化は必須であり、かつ、開口部のサイズは小さく
なり、また、開口部数は太くなるのは必至である。した
がって、開口部の数が多いことや、アスベスト比が大き
いことは今後のＬＳＩにとって改善すべき大きな課題と
なっている。
の微細化は必須であり、かつ、開口部のサイズは小さく
なり、また、開口部数は太くなるのは必至である。した
がって、開口部の数が多いことや、アスベスト比が大き
いことは今後のＬＳＩにとって改善すべき大きな課題と
なっている。
本発明の目的は上記；ｉｇを解決した半導体素子の製造
方法を提供することにある。
方法を提供することにある。
上記目的を達成するため、本発明による半導体素子の製
造方法においては、Ｓｉ基板表面に第１の導電層を形成
した後、第１の絶縁膜を堆積する工程と、半導体層を堆
積し、第２の導電層を前記半導体層中に形成した後、第
２の絶縁膜を堆積する工程と、前記第１の絶縁膜と半導
体層と第２の絶縁膜とを貫通し、第１の導電層にとどく
開口部を設ける工程と、第２の半導体膜を堆積した後、
Ａｌ膜を堆積する工程と、その後エネルギー光で照射す
る工程とを含むものである。
造方法においては、Ｓｉ基板表面に第１の導電層を形成
した後、第１の絶縁膜を堆積する工程と、半導体層を堆
積し、第２の導電層を前記半導体層中に形成した後、第
２の絶縁膜を堆積する工程と、前記第１の絶縁膜と半導
体層と第２の絶縁膜とを貫通し、第１の導電層にとどく
開口部を設ける工程と、第２の半導体膜を堆積した後、
Ａｌ膜を堆積する工程と、その後エネルギー光で照射す
る工程とを含むものである。
以下にこの発明について図面を参照して詳細に説明する
。
。
実施例はＳｉ基板中の１９拡散層とｐｏｌｙ −Ｓｉに
よるｐ＋拡散層の接続を例にとり説明する。
よるｐ＋拡散層の接続を例にとり説明する。
第１図（ａ）はＳｉ基板１に第１の導電層（ｎ＋拡散層
）２を作製した状態である。このｎ′拡散層はｐ又はＡ
ｓのイオン注入又は熱拡散によって形成できる。
）２を作製した状態である。このｎ′拡散層はｐ又はＡ
ｓのイオン注入又は熱拡散によって形成できる。
次に第１図（ｂ）のように絶縁膜３としてＬＰＣＶＤ−
３ｉＯ□を約１ｔ１ｍ堆積し、さらに第２の導電層４と
してｐｏｌｙ −Ｓｉを約０．５．、 ＬＰＣＶＤ法に
より堆積する。実施例ではボロンをイオン注入又は熱拡
散により導入し、第２の導ｔ１ｉｋ４４をρ００拡散と
した。第１図（ｃ）において、第２の導電層４の上に５
０００人ＬＰＣＶＤ−５ｉＯ□を堆積し、これを絶縁膜
５とした。
３ｉＯ□を約１ｔ１ｍ堆積し、さらに第２の導電層４と
してｐｏｌｙ −Ｓｉを約０．５．、 ＬＰＣＶＤ法に
より堆積する。実施例ではボロンをイオン注入又は熱拡
散により導入し、第２の導ｔ１ｉｋ４４をρ００拡散と
した。第１図（ｃ）において、第２の導電層４の上に５
０００人ＬＰＣＶＤ−５ｉＯ□を堆積し、これを絶縁膜
５とした。
次に、ＰＲ工程とドライエッチ技術とを用いて。
第１図（ｄ）に示すように第１の導電層２に達する開口
部９を形成した。その後、ＬＰＣＶＤ法によりＳｉ膜６
を４００人形成し、その上に１−厚のＡｌＱ１０スパッ
タ法により形成した。この状態では図示のようにＡｌＱ
１０開口部９内で一部が断線していることがある。その
後、第１図（ｄ）のようにＰＲ工程とドライエッチとに
より、開口部９内及びその周辺のＡｌＱ１０Ｓｉ膜６を
残して、他の絶縁ＩＩ ５上のＡｌＱ１０Ｓｉ膜６とを
除去した。第１図（ｅ）において、レーザ光などのエネ
ルギー光をウェハ上に照射し、ＡｌＱ１０溶融させる。
部９を形成した。その後、ＬＰＣＶＤ法によりＳｉ膜６
を４００人形成し、その上に１−厚のＡｌＱ１０スパッ
タ法により形成した。この状態では図示のようにＡｌＱ
１０開口部９内で一部が断線していることがある。その
後、第１図（ｄ）のようにＰＲ工程とドライエッチとに
より、開口部９内及びその周辺のＡｌＱ１０Ｓｉ膜６を
残して、他の絶縁ＩＩ ５上のＡｌＱ１０Ｓｉ膜６とを
除去した。第１図（ｅ）において、レーザ光などのエネ
ルギー光をウェハ上に照射し、ＡｌＱ１０溶融させる。
これにより、Ａｌ１−３ｉ膜８が形成され、且つＡｌＱ
１０表面が平坦に均られて開口部内の下端のＡｌＱ１０
断線が接続される。
１０表面が平坦に均られて開口部内の下端のＡｌＱ１０
断線が接続される。
以上実施例では、第１の導電層としてｎｏ、第２の導電
層としてｐ３としたが、この組み合せに特に制限はない
。
層としてｐ３としたが、この組み合せに特に制限はない
。
以上のように本発明によるときは、２つの導電層の接続
を１つの開口部のみで行うので、素子の密度を上昇させ
ることができ、また、開口部のアスペクト比が大きくな
っても、Ａｌのリフローを使用するため、断差に起因す
る断線を防止できる効果を有する。
を１つの開口部のみで行うので、素子の密度を上昇させ
ることができ、また、開口部のアスペクト比が大きくな
っても、Ａｌのリフローを使用するため、断差に起因す
る断線を防止できる効果を有する。
第１図（ａ）〜（ｅ）は本発明を示す実施例を工程順に
示す断面図、第２図は従来例を示す断面図である。
示す断面図、第２図は従来例を示す断面図である。
Claims (1)
- （１）Ｓｉ基板表面に第１の導電層を形成した後、第１
の絶縁膜を堆積する工程と、半導体層を堆積し、第２の
導電層を前記半導体層中に形成した後、第２の絶縁膜を
堆積する工程と、前記第１の絶縁膜と半導体層と第２の
絶縁膜とを貫通し、第１の導電層にとどく開口部を設け
る工程と、第２の半導体膜を堆積した後、Ａｌ膜を堆積
する工程と、その後エネルギー光で照射する工程とを含
むことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32523188A JPH02170420A (ja) | 1988-12-22 | 1988-12-22 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32523188A JPH02170420A (ja) | 1988-12-22 | 1988-12-22 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170420A true JPH02170420A (ja) | 1990-07-02 |
Family
ID=18174491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32523188A Pending JPH02170420A (ja) | 1988-12-22 | 1988-12-22 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170420A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110759A (en) * | 1988-12-20 | 1992-05-05 | Fujitsu Limited | Conductive plug forming method using laser planarization |
| US5219790A (en) * | 1991-07-17 | 1993-06-15 | Sharp Kabushiki Kaisha | Method for forming metallization layer of wiring in semiconductor integrated circuits |
| US5288664A (en) * | 1990-07-11 | 1994-02-22 | Fujitsu Ltd. | Method of forming wiring of semiconductor device |
-
1988
- 1988-12-22 JP JP32523188A patent/JPH02170420A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110759A (en) * | 1988-12-20 | 1992-05-05 | Fujitsu Limited | Conductive plug forming method using laser planarization |
| US5288664A (en) * | 1990-07-11 | 1994-02-22 | Fujitsu Ltd. | Method of forming wiring of semiconductor device |
| US5219790A (en) * | 1991-07-17 | 1993-06-15 | Sharp Kabushiki Kaisha | Method for forming metallization layer of wiring in semiconductor integrated circuits |
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