JPH02170425A - 半導体デバイスの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の背景 （１）本発明の分野 本発明は概略的にはたとえば半導体デバイスのようなデ
バイスの製造力２　人びそれによって製造されたデバイ
スに係る。

（２）技術背景 加工された基板又は未加工の基板上に、金属を含む材料
、すなわち純粋な金属１分子が１ないしそれ以上の金属
原子を含む分子型の材料又は上の１ないし複数を含む混
合物を堆積させることは、各種のデバイスの製造におい
て重要な役割を果す。そのようなデバイスはたとえば個
別半導体デバイス、集積回路デバイス及び磁気バブルデ
バイスを含む、典型的な場合、たとえば加工された半導
体基板又は未加工の半導体基板の選択された領域上に純
粋な金属を堆積させることは、基板表面上にたとえばパ
ターン形成されたフォトレジスト層のようなパターン形
成された堆積マスクを形成し、次にマスクをもつ基板表
面上に金属をｅ−ビーム蒸着又はｒｆスパッタリングす
ることにより達成される。続いてマスク除去すると、選
択された基板領域のみを被覆する金属が残る。あるいは
、堆積マスクを形成せず、金属を直接基板表面上に堆積
させ、たとえばパターン形成されたフォトレジスト層の
ようなパターン形成されたエッチマスクを、金属上に形
成する。次に、エッチマスクを通して金属をエッチし、
エッチマスクを除去するとやはり選択された領域中にの
み金属が残る 製造に金属を含む材料の堆積を含む集積回路には、ｎ−
チャネルＭｏ５ｔ　Ｐ−チャネルＭＯ８及びＣｕＯ２（
相補ＭＯ８）集積回路デバイスなど多くのＭＯ３（金属
−酸化物一半導体）集積回路デバイスが含まれる。（こ
こで用いられる集積回路という用語は、相互に接続され
た個別デバイスをさす。）これらのＭＯ８集積回路（Ｉ
Ｃ８）は典型的な場合、複数のＭＯ５ＦＥＴ’（金属−
酸化物−半導体電界効果トランジスタ）を含み、その各
々はたとえばシリコンのような半導体材料の活性表面層
を含む。各ＭＯ５ＦＥＴはまた活性層の表面上に形成さ
れた比較的薄いゲート酸化物（ＧＯＸ）、ＧＯＸの表面
上に形成されたたとえばドープされた多結晶シリコン（
ポリシリコン）のような導電性ゲート及びＭＯ８Ｆ’　
Ｅ　Ｔのソース及びドレインを構成するゲートの相対す
る側の２つの比較的高濃度にドープされた活性層の部分
を含む。（ＧＯＸに比べ）相対的に厚い電界用酸化物は
ＭＯＳＦＥＴを分離し、相互に電気的に絶縁する働きを
する。

上で述べたＭＯ３ＩＣ８はまた、ＭＯ８ＦＥ　Ｔのソー
ス、ドレイン及びゲートへの接触とそれから延びφラン
ナのようなたとえばアルミニウム又はアルミニウム銅合
金のごとき金属を含み、それを通し電気的伝達がＭＯＳ
　Ｆ　Ｅ　Ｔとできる。これらの金ノーを接触及びラン
ナは上で述べた堆積及びパターン形成技術を用いて形成
される。すなわち、たとえば５ｉｎ２−Ｐ２Ｏ，又は５
ｉｎ２−Ｐ２Ｏ，−Ｂ、Ｏ。

を含むガラスのような電気的に絶縁性のガラスを最初に
堆積し１次に通常の化学気相堆積（ＣＶＤ）技術を用い
てＦＯＸを堆積させ。

それはゲート金属部とソース／ドレイン金属間の中間層
誘電体（電気的に絶縁性）として働く。次に中間層誘電
体はソース、ドレイン及びゲートへの開孔を形成するた
めパターン形成される。ソース、ドレイン及びゲートへ
の電気的接触を形成するため、開孔中とともに中間層誘
電体上にアルミニウムのような金属導電体を、たとえば
ｒｆ−スパッタ又はｅ−ビーム蒸着により堆積させる。

（中間層誘電体上に）堆積されたアルミニウムは、たと
えばパターン形成されたフォトレジスト層のようなパタ
ーン形成されたエッチマスクを通してエッチされ、コン
タクトパッドで終端する相互接続ランナを形成する。

重要なことは、デバイス基板上への金属を含む材料の堆
積が、堆積された材料と基板間の好ましくない相互接続
を含むことである。

たとえば、シリコンのような半導体材料はソース及びド
レインへの電極として用いられるアルミニウムのような
堆積された金属中への比較的高い溶解度をもつ。すなわ
ち、シリコンはアルミニウム中に拡散し、アルミニウム
ーシリコン合金を形成する傾向がある。その結果、上の
金属接触からアルミニウムが下のシリコン中に拡散し、
アルミニウムスパイクと呼ばれるものを生成する。周知
のように、アルミニウムはシリコンのｐ形ドーパントを
構成する。従って、もしアルミニウムスパイクがｎ形ソ
ー又又はドレインを貫いて（ｐ形基板中に）延びると、
ソース−基板又はドレイン−基板界面におけるｐ−ｎ接
合は、除かれることになる。アルミニウムスパイクは典
型的な場合シリコン中に約１ミクロン（μｍ）以下しか
延びないから、それらの存在はソース及びドレインｐ−
ｎ接合が約μｍより大きいか等しい深さを持つデバイス
においては。

一般に重要ではない。逆に、これらのスパイクはｐ　−
ｎ接合の深さが１μｍより小さいまさに期待される型の
デバイスに重大な問題を与え、重版には適さなくする。

アルミニウムスパイクはシリコンで飽和させたアルミニ
ウムーシリコン合金、すなわち加工中経る最高温度でシ
リコンが飽和した合金でアルミニウムを置きかえること
により避けられることが提案されてきた。（そのような
合金はアルミニウムとソース及びドレイン間の界面にお
けるシリコン濃度勾配を除去し、従ってソース及びドレ
インから金属接触中へのシリコンの拡散を除去する。）
残念なことに、高温プロセスの後すなわち室温において
、これらの合金はシリコンが過飽和になっており、それ
により（アルミニウムをドープした）シリコンの析出が
起る。するとそのような析出はｎ＋ソース及びドレイン
（典型的な場合約１０１１０ｌ９”に等しいかそれより
高ａ度にドープされる）への金属接触率を作り、望まし
くないほど高い接触抵抗率、すなわち約１０−５Ω−ｃ
ｍ”　を示し、従って好ましくないほど高い接触を示す
。（それに対して、ｐ＋ソース及びドレインに対する接
触抵抗率は、約１０１Ω−ｃｍ”　に等しいか高いだけ
である。） ソース及びドレインにおけるアルミニウムとシリコンの
相互拡散に対する障壁を作ることにより、高抵抗接触を
避けながらアルミニウムスパイクを防止することも提案
された。障壁をタングステンとすることも提案された。

この提案１つの理由は、パターン形成された堆積マスク
を用いることなく、かつその後のエツチングの必要性が
なく、２つの低圧ＣＶＤ　（ＬＰＣＶＤ）技術のいずれ
かを用いて、タングステンはソース及びドレイン上に選
択的に堆積できることであることが知られている。第１
の技術に従うと、中間層誘電体中に開孔が形成された後
、アルミニウムが開孔中に堆積される前に、六フッ化タ
ングステン（ｗＦｇ）を加工中のシリコン基板上に流す
。ＷＦｓは中間層誘電体の５ｉｎ２に対して比較的不活
性であるから、Ｗ［７６は全体的な化学反応 ＺＷＦＥ＋３Ｓｉ→２Ｗ＋３８ｉＦ、　　　（１）を通
して、露出されたソース及びドレイン領域のＳｉと選択
的に反応し、これらの領域上にＷ（固体）とＳｉＦ、（
気体、反応容器から排出される。）を生成する。この反
応はソース及びトレインからシリコンが除去（エツチン
グ）されることを含むが、これは重要ではないと常に信
じられてきた。更に得られたタングステン層は、典型的
な場合約１５０オングストローム（入）の厚さ以下であ
ると報告されてきた。従って、そのような層はアルミニ
ウム及びシリコン間の実効的な拡散障壁として働くには
薄すぎるであろう。

タングステンを選択的に堆積させる第２の技術に従うと
、ＷＦ、とＨ２を加工中のシリコン基板を横切って流す
。（反応容器中のすべての気体の全圧は約１　ｔｏｒｒ
に保つのが便利である。）（上で述べ報告されたように
）最初ＷＦ６は露出されたソース及びドレインのＳｉと
反応し、比較的薄いＷの層が形成される。

すると、堆積温度が約２５０℃に等しいかそれ以上で、
６００℃に等しいか低いならば、露出されたソース及び
ドレイン領域を被覆するが、中間層誘電体のＳｉｏ２を
被覆しないＷは、ＷＦ、とＨ，間の化学反応の触媒とな
り、全体的な化学反応 ＷＦ、＋３Ｈ，→ｗ＋　ｅ　ＨＦ　　　　　（２）を通
して、（ソース及びドレイン上に）新たなＷとＨＦ（気
体、反応容器から排出される）を生じる。第２の技術は
有効な拡散障壁として働くのに十分厚いタングステンの
層を生成するが、（Ｗで被覆された）Ｐ＋ソース及びト
レイン領域へのアルミニウム接触は、約１μｍの深さを
もつと、好まし・くないほど高い接触抵抗率、すなわち
約１０−５Ω−ａｍ”に等しいか高い接触抵抗率をもつ
ことが報告されている。（約１μｍの深さをもつｎ＋ソ
ース及びドレインへの接触抵抗率は、約１０−′Ω−ｃ
ｍ”に等しいか高いだけと報告されている。） 従って、デバイスの製造法開発に従事している者は、従
来のそのような技術に付随した問題を避ける加工中又は
未加工の基板上に金属を含む材料を形成する技術を探し
てきたが成功していない。

木見肌ム！旌 本発明は加工済又は未加工の基板の一領域。

複数の領域又は全体に、金属を含む材料を形成する目的
で、少なくとも２つの物質を反応させる工程を含むデバ
イス製造方法に係る。

多くの例において、この所望の反応は反応性物質の１つ
（又は複数）と基板材料、たとえば半導体材料（未加工
又は加工された基板中に見出される）、金属（加工され
た基板中に見出される）又はＳｉｎ、（加工された基板
上に見出される）との間の二次反応により達成される（
あるいは進行する）。

重要なことは、二次反応はしばしば従来認識されていな
い非常に好ましくない生成物を発生させることが見出さ
れていることである。たとえば、ソース及びドレインの
シリコン表面上にＷを形成するため、［第（２）式で与
えられた反応に従い］　ＷＦ、とＨ２を反応させた時、
［第（１）式で与えられた反応に従い］ＷＦ６は必然的
にシリコンとも反応し、従って部分的にソース及びドレ
インを浸食する。しかし、この浸食は重要ではないと従
来信じられてきたのとは反対に、ｎ＋ソース及びトレイ
ンの浸食の程度は、Ｐ＋ソース及びドレインのそれより
一般にはるかに大きいことがわかっている。事実、約１
μｍ以下の深さをもつｎ＋ソース及びドレインは、しば
しば重大なほど浸食され、時にはほとんど全部が浸食さ
れてしまう。加えて、約１μｍ以下の深さをもつ（Ｗで
被覆された）Ｐ＋及び−ｎ＋ソース及びドレインへのア
ルミニウム接触の接触抵抗率は、約１μｍより大きいか
等しい深さをもつ（Ｗで被覆された）Ｐ＋及び−ｎ＋ソ
ース及びドレインに対して従来報告されているものより
はるかに高いことがわかっている。たとえば、約１μｍ
より小さい深さをもつ（Ｗで被覆された）Ｐ＋ソース及
びドレインへの接触抵抗は約５Ｘ１０−５Ω−ｃｒｎ”
より高いことがわかっている。加えて、約１μｍより小
さい深さをもつ（Ｗで被覆された）ｎ＋ソース及びドレ
インへの接触抵抗は、約１０４Ω−ａｍ”より高いこと
がわかっている。

本発明のデバイス製造方法は、（好ましくない）二次反
応に付随した有害な結果を防止するか著しく減少させる
ための各種の技術を含むそのような従来の技術とは区別
される。

すなわち、技術は少なくとも２つの反応物質間の（所望
の）反応速度を本質的に減すことなく、基板材料と少な
くとも２つの反応物質の１つ（又は複数）の間の（好ま
しくない）反応速度を減すために開発されてきた。たと
えば、ＷＦ、がＨ２と反応し、Ｗを形成する時、ＷＦ、
及びＳｉ間の（好ましくない反応に付随した）反応速度
は、たとえば好ましくない反応の生成物の１つの濃度を
増す、すなわちＳｉＦ４の濃度を（通常化じる以上に）
増すことにより、ＷＦ、とＨ２間の反応速度を著しく減
すことなく、減せることが見出されている。本発明の技
術（及び他の技術）によって。

ｎ中及びｐ十両方のソース及びドレインの浸食が本質的
に減少し、その減少は約１μｍ以下の深さをもつｎ＋ソ
ース及びドレインを有するデバイスでは特に重要である
。更に、全く予想できなかったが、ｎ＋及びｐ＋ソース
両方のソース及びドレインへの接触抵抗もまた著しく減
少し、約１０−６Ω−ｃ　ｍ　２に等しいかそれ以下に
なった。

叢１μｌ匝述 本発明はたとえば個別の半導体デバイス、集積回路デバ
イス及び磁気バブルデバイスのようなデバイスの製造方
法に係り、その方法は加工されたあるいは未加工の基板
の一領域、複数の領域又は全体の上に、金属を含む材料
を形成する工程を含む。本発明はまた、本発明の方法で
得られるデバイスを含む。

（基板材料以外の）少なくとも２つの反応物質の反応に
より、本発明に従って金属を含む材料の形成が実現され
る。物質の少なくとも１つは、金属を含む材料中に含ま
れる型の金属を含む。上で述べたように、少なくとも２
つの反応物質間の反応は、反応物質の１つ（又は複数）
と基板材料間の二次反応（又は−連の反応）によって実
現される。上で述べたように、この二次反応はしばしば
従来認識されない著しく好ましくない結果を生じる。こ
の好ましくない結果を避けるか、その程度を著しく減少
させるため、本発明のデバイス製造方法に従い、二次の
好ましくない反応を伴った反応の速度を減すため、各種
の技術のうちの１つ（又は複数）が用いられる。重要な
ことは、これらの技術は２つの反応物質間の反応速度が
本質的に減少しないように選ばれることである。（本発
明の目的のため、金属を含む材料の形成速度が１分当り
約１人より大きい限り、そのような本質的な減少は避け
られる。

上で引用した技術には、通常用いられるのとは異なる（
反応容器内の気体の）全圧を用いるか、通常用いられる
のとは異なる反応温度を用いて、好ましくない反応によ
り生じる１ないし複数の生成物の濃度を、たとえば増す
というように（通常行ない）変更することを含む技術が
含まれる。任意の特定の状況下で用いられる技術（又は
複数の技ｗｉ）は、−般に試験用試料を用いて決められ
る。

−例として、上で述べたように、ＷＦ＆　とＩ（□を反
応させてＭＯ５ＦＥＴソース及びトレインのシリコン表
面上にＷを堆積させる時、ＷＦ６は必然的にシリコンと
も反応し、ソース及びドレインを浸食するが、ｎ＋ソー
ス及びドレインの浸食の程度は、ｐ＋ソース及びドレイ
ンのそれよりはるかに大きい。事実、上で述べたように
、約１μｍ以下の深さをもつｎ＋ソース及びドレインは
著しく浸食され、しばしばほとんど全部が浸食されなく
なってしまう。（本発明の目的のため、ソース又はドレ
インの深さは、最初の基板表面に最小二乗近似した所か
ら、垂直にソース又はドレイン中のドーパント濃度が周
囲の基板中のドーパント濃度に等しくなる最低点までの
長さと定義される。たとえば、この点はＳＩＭＳ分析又
は通常の接合スティン技術により決められる。これらの
スティン技術に関しては、たとえばダヴリュ・イー・ビ
ードル（Ｗ　、Ｅ　、　Ｂ　ｅａｄｌｅ）　ら編のシリ
コン集積回路技術用速照会マニアル（ジョン・ウィリー
・アンド・サンズ、ニューヨーク、１９８５゜５−９節
）を参照のこと。） 上で注意したように、たとえば好ましくない生成物の１
つの一度を（通常化じるより）増すこと、すなわちＳｉ
Ｆ、のａ度を増すことにより、ＷＦ、及び　ドレイン間
の好ましい反応の反応速度が減少し、従って　ｎ＋ソー
ス及びトレインの過度のエツチングが減少することがわ
かっている。ＳｉＦ、の濃度が高くなればなるほど、望
ましい効果はより大きくなる。しかし、ＳｉＦ、の濃度
が増すと、ＷＦ。

とＨ２間の反応速度も減る傾向がある。従って１本発明
に従うと、ＷＦ、及びＨ２はたとえばそれぞれの流速が
１０１０５ｅ　（１分当り標準立方センチメートル）及
び２０００ｓｃａｍで反応容器中に流され、ＳｉＦ、は
約ｌｓｃｃｍないし約１０１００５ｅの範囲の流速で反
応容器中に流される。約Ｌｓｃｃｍより小さいＳｉＦ４
の流速は好ましくない。なぜなら、それらはＷＦ、及び
Ｓｉ間の反応速度を好ましくないほど減少させるからで
ある。約１０１００５ｅより大きいＳｉＦ４の流速も好
ましくない、なぜならば、それらはＷＦ６及びＨ２間の
反応速度を本質的に減少させるからである。

また、反応容器中の全圧を１　ｔｏｒｒという通常のレ
ベル以上にあげても、ＷＦＧとＳｉ間の反応速度は減少
する。加えて、通常の温度範囲以外の反応温度、すなわ
ち約２５０℃より低いか約６００℃より高い温度を用い
ると、同じ望ましい効果が得られる。ただし。

約６００℃より高い温度はＷ形成の選択性を減少させる
。

上で述べた技術はＷを形成するのに有用なだけでなく、
広範囲の金属を含む材料の形成にも有用である。たとえ
ば、モリブデン、タンタル、チタン及びレニウムのよう
な金属及びそれらに対応するシリサイドは、これらのフ
ッ化物又は塩化物、すなわちＭＯＦＦ、。

Ｔ　ａ　ＣＱ　、　、　Ｔ　ｉ　ＣＱ　、及びＲｅＦＧ
を（金属を形成するための）Ｈｚ又は（シリサイドを形
成するための）ＳｉＨ，のような還元剤と反応させるこ
とにより、容易に形成される。前に述べたように、金属
フッ化物又は塩化物はシリコンと反応する傾向があり、
上で述べたように、好ましくない結果を生じる。しかし
、これらの好ましくない反応に付随した反応速度は、上
で述べた技術を用いると、容易に減少する。

本発明をより完全に理解する手助けとして、本発明のデ
バイス製造方法をＭＯ３ＩＣの製造に応用する場合につ
いて以下に述べる。ＭＯ５ＩＧにはｎ−チャネルＭ　Ｏ
Ｓ　ＦＥＴ、たとえばｎ−チャネルＭＯ９ＩＣ又はＣＭ
ＯＳＩＣが含まれる。重要なことはｎ−チャネルＭ　Ｏ
Ｓ　Ｆ’　Ｅ　Ｔは約１μｍより小さい深さをもつｎ“
ソースおよびドレインを含む。更に、このＭ　ＯＳ　Ｆ
Ｅ　’ｒはアルミニウムおよびシリコンの相互拡散を防
止するか減し、従ってアルミニウムスパイクがソース及
びドレインを貫いて延びるのを防止するためソース及び
ドレインにたとえばタングステン拡散障壁のような拡散
障壁を含む。

第１−７図を参照すると、本発明に従えば、ドープされ
た半導体材料（２０）の表面上に比較的薄いＧＯＸ　（
３０）及び比較的厚いＦＯＸ　（４０）を形成すること
により、ｎ−チャネルＭ　ＯＳ　Ｌ”　Ｅ　Ｔを含むＭ
Ｏ８ＩＣが製造される。層（２０）は半導体材料の基板
の表面活性層を構成する。もしＭＯ３ＩＣがｎ　−チャ
ネル及びｐ−チャネルＭＯ８ＦＥＴの両方を含むなら、
基板は必然的にＰ形及びｎ形両方のバルク領域を含む。

以下では、ｎ−チャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔがたとえ
ば１０１Ｇｃ　ｍ−’のドーピングレベルを有するｐ形
バルク領域中に製造されると仮定する。

比較的厚いＦＯＸ　（４０）はＭＯＳＦＥＴを形成すべ
き領域の層（２０）の表面上で、ＧＯＸで被覆されたＧ
ＡＳＡＤ　（ゲート及びソース及びドレイン）領域（５
０）を分離する。たとえば、もし活性層（２ｏ）がシリ
コンでできているなら、ＧＯＸ　（３０）及びＦＯＸ　
（４０）は典型的な場合それぞれ比較的薄いＳｉＯ□層
及び厚いＳ　ｉ　Ｏ，層である。

たとえばＦＯＸ（４０）は層（２０）（７３表面を熱的
に酸化することにより、形成される。

層（２０）（７）表面上（７）ＧＡＳＡＤ領域（５０）
を露出するため、（通常の技術により）ＦＯＸ中に窓を
開けた後、たとえば再び層（２０）の表面を熱的に酸化
することにより、ＧＯＸ（３０）が形成される。たとえ
ばＶＬＳＩ（大規模集積）ＭＯ５ＩＣの場合、ＳｉＯ□
ＧＯＸ（３０）の厚さは約１５０人ないし約１０００人
の範囲で、約２００人が好ましい。約１５０人より小さ
いＧＯＸ　（３０）の厚さは々ｆましくない。なぜなら
、そのような薄い層は誘電的な降伏を起しやすいからで
ある。他方、約１０００人を越える厚さは好ましくない
。なぜなら、デバイスの動作に、好ましくないほど高い
電圧の印加を必要とするからである。

ＭＯ８ＩＣの５Ｌ０２ＦＯＸ　（４０）の厚さは約２０
００人ないし約８０００人の範囲で、約４０００人が好
ましい。約２０００人より小さい厚さは好ましくない。

なぜなら、ランナに印加する電圧は、下の半導体材料を
反転させる可能性があるからである。他方、約８０００
人を越える厚さも好ましくない。なぜなら、そのように
厚い層では後にアルミニラ１３のような金属を形状に合
わせて堆積させることが困難になるからである。

ＧＯＸ　（３０）及びド○Ｘ（４０）が形成された後、
たとえばポリシリコン層のようなゲート材料の層をＦ’
　ＯＸ上とともにＧＯＸ上にも堆積させ、次に（通常の
方法により）パターン形成して、ゲート（６０）を形成
する。堆積したゲート材料の厚さ、従ってゲートの厚さ
は、約２０００人ないし約８０００人で、約６０００人
が好ましい。約２０００人より小さい厚さ１ま好ましく
ない。なぜなら、そのように薄い層は好ましくないほど
高い抵抗をもち、かつ中間の誘電体を貫く開孔のエツチ
ング中、過度に浸食される可能性があるからである。約
８０００人を越える厚さは好ましくない。なぜなら、そ
のような厚い層をエツチングする時、本質的に垂直なゲ
ート側壁を実現することが困難だからである。

ゲート（６０）を堆積マスクとして用いて、ゲートの相
対する側の活性層（２０）中に、ドーパント（それはＭ
ＯＳＦＥＴのソース及びトレインを形成するため、その
後活性層（２０）中に拡散される）が注入される。

ｎ−チャネルＭＯＳＦＥＴの場合、もし活性層（２０）
がたとえば（Ｐ形）シリコンなら、（ｎ＋ソース及びド
レインを形成するために）有用なドーパントにはたとえ
ばリン、ひ素及びアンチモンが含まれる。更に、これら
のドーパントの入射エネルギーは約１０ｋｅＶないし約
３００ｋｅＶで、好ましくは約１００ｋｅＶである。約
１０ｋｅＶより小さいエネルギーは好ましくない。なぜ
なら、得られる接合が好ましくないほど浅いからである
。約３００ｋｅＶを越えるエネルギーは好ましくない。

なぜならば、得られる接合が好ましくないほど深い、す
なわち拡散後１μｍより深く延びるからである。

もしＭＯ５ＩＣがｐ−チャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
ｓを含むなら、たとえばＭＯ８ＩＣがＣＭＯＳＩＣなら
、基板（１０）は約１０１０１６Ｃ’の典型的なドーピ
ングレベルを有するｎ形バルク領域（その中にｐ−チャ
ネルＭ　ＯＳ　Ｆ　Ｅ　Ｔが形成される）も含む。加え
て、その後ｐ　−チャネルＭ　ＯＳ　Ｆ　Ｅ　’［’の
ソース及びドレインを形成するため、たとえばｎ形シリ
コンのようなｎ形バルク領域の活性層中に注入される有
用なｐ形トーパン１〜には、ホウ素、アルミニウム及び
ガリウムが含まれる。これらドーパントの入射エネルギ
ーは、一般に上で述入たものと同じである。

次に、ＧＡ　Ｓ　Ａ　Ｄ領域（５０）の注入領域トトト
もに、ｒ−＋ｏｘ（４０）、ゲート（６０）−にに中間
誘電体（７０）を堆積させる。中間誘′ｌＥ体（７０）
にはたとえば５ｉｎ２−Ｐ２Ｏ３又はＳ　ｉ　Ｏ，−Ｐ
２Ｏ３−）３２０３材料が含まれ、それらは通常のＣＶ
Ｌ）技術を用いて容易に堆積させられる。中間ｖｌ電体
（７０）の厚さは約１／２μｍないし２μｍで、約１μ
ｍが好ましい。約１／２μｍより小さい厚さは好ましく
ない。なぜなら、そのような薄い層は比較的質の低い絶
縁体だからである。約２μｍを超える厚さは好ましくな
い。な−ぜなら、そのように厚い層はその後の金属部形
成中、段差の被覆が比較的劣るからである。

堆積させた中間誘電体（７０）の上部表面は、典型的な
場合平坦ではない（それは一般にその後のプロセス中好
ましくない）、ソース（８０）及びドレイン（９０）を
形成するため、注入されたドーパントを活性層（２０）
中に追いやるとともに、中間誘電体を流し、従って表面
の平坦性を得るために、基板は約８５０℃ないし約１１
００℃の範囲の温度に、約１時間ないし約２時間の範囲
の対応した時間、加熱される。約８５０℃より低い温度
及び約１時間より短い加熱時間は好ましくない。なぜな
ら、それらは好ましくないほど少量のガラス流を生じる
からである。更に、約１１００℃を越える温度、約２時
間を越える温度は好ましくない。なぜなら、それらは好
ましくないほど深い接合を生じるからである。

ソース及びドレインの形成後、ソース、ドレイン及びゲ
ートにそれぞれ開花（１００゜１１０）及び（１２０）
を開けるため、（通常の技術を用いて）中間誘電体はパ
ターン形成される。もし、（その後形成される）ソース
、ドレイン及びゲートへの電気的接触がアルミニウムを
含み、基板（１０）がシリコンなら、アルミニウム及び
シリコンの相互拡散に対する障壁（１３０，１４０及び
１５０）が、ソース及びドレイン（及びゲート）上に形
成される。拡散障壁には、たとえばタングステンの領域
が含まれる。あるいは、この障壁にはチタン、タンタル
、モリブデン又はレニウムの領域が含まれる。拡散障壁
の厚さは、約３００人ないし約１５００人で、約１００
０人が好ましい。１５００人を越える厚さは好ましくな
い。なぜならば、それらはタングステン形成の選択性を
失わせるからである。

もし、拡散障壁（１３０）及び（１４０）がタングステ
ンでできているなら、有用なタングステンの厚さは、Ｗ
Ｆ６とＨ２の反応により、ソース及びドレイン上に容易
に選択的に形成される。更に、ｎ＋ソース及びドレイン
の過度のエツチングを減すため、過剰のＳｉＦ４も導入
される。ＷＦ、の流速は約１ｓｅｃｍないし約３０ｓｅ
ｃｍの範囲で、約１０１０５ｅが好ましい。約１ｓｅｃ
ｍより小さい流速は好ましくない。なぜなら、それでは
タングステン形成の速度が好ましくないほど低くなるか
らである。約３０ｓｅｃｍを越える流速は好ましくない
。なぜなら、それではタングステン形成に用いられる装
置が著しく浸食されるからである。

Ｈ，の流速は約１０１００５ｅないし約５０００ｓｅｃ
ｍで、約２０００ｓｅｃｍが好ましい。約１０１００５
ｅより小さい流速は好ましくない。なぜなら、それでは
シリコンが過度に浸食されるからである。約５０００ｓ
ｅｃｍを越える流速は好ましくない。なぜなら、それで
は全圧が好ましくないほど高くなるからである。

ＳｉＦ４の流速はｌｓｅｃｍないし約１１００５ＣＣの
範囲で、約２０ｓｅｃｍが好ましい。約１ｓｃｅｍより
小さい流速及び約１０１００５ｃを越える流速も、上で
述べた理由により好ましくない。

選択的形成プロセス中に含まれる気体の全圧は、約１０
０　ｍ１ｌｌｉｔｏｒｒないし約２　ｔｏｒｒの範囲で
、約１　ｔｏｒｒが好ましい。加えて、反応温度は約２
５０℃ないし約６００℃で、好ましくは約３００℃ない
し約５５０℃である。約１００　ｍ１ｌｌｉｔｏｒｒよ
り低い全圧及び約２５０℃より低い反応温度は好ましく
ない。

なぜなら、それではタングステン形成速度が比較的低く
なるからである。約２　ｔｏｒｒを越える全圧は好まし
くない。なぜなら、それではソース及びドレインの表面
上に核生成するより、タングステンの気相核生成が起る
からである。約６００℃を越える反応温度は好ましくな
い。なぜなら、それではタングステン形成の選択性が失
われるからである。

拡散［ｔ！！　（１３０，１４０）　及び（１５０）の
形成後、金属層（１６０）、たとえばアルミニウム層を
、ソース、ドレイン及びゲートへの開花中とともに、中
間誘電体（７０）上に堆積させる。層（１６０’）の厚
さは約１／２μｍないし約２μｍの範囲である。約１／
２μｍより小さい厚さは好ましくない。なぜなら、それ
では好ましくないほどシート抵抗が高くなるからである
。約２μｍを越える厚さは好ましくない。なぜならば、
そのような厚い層のパターン形成中１本質的に垂直な側
壁を得ることが困難だからである。堆積に続いて、金属
接触パッドで終端する相互接続する金属ランナを形成す
るため、パターン形成される。たとえば、選択的に反応
性イオンエッチされる。次に得られた基板は、反応性イ
オンエツチング中導入された照射損傷を除去するため、
たとえば４５０℃で約１時間アニルされる。

ＭＯ３ＩＣ，は一連の通常の工程により、最終的に完成
される。その工程は典型的な場合。

湿気及び機械的損傷に対する障壁を形成するため、ＩＣ
上にたとえばプラズマ促進ＣＶＤの通常の技術により、
シリコン窒化物層を堆積させることを含む。

上で述べたＭＯ８ＩＣは、拡散障壁を形成することによ
り、本質的に浸食されないｎ＋ソース及びドレインを生
じるという点で、従来のそのようなＩＣとは区別される
。（最初の基板表面に対して最小二乗近似した面から、
拡散障壁とソース又はドレイン間の界面間で垂直に延び
る長さが、約３００人より小さいか等しい限り１本発明
の目的に対して、ソース及びドレインは本質的に浸食さ
れない。）加えて、全く予期しなかったが、ｎ−チャネ
ルＭＯ３ＦＥ’ｒのソース及びトレインを含むＩＣのソ
ース及びトレインのすべてに対する金属接触は、約１０
−６Ω−０ｍ２より小さい接触抵抗率、典型的な場合約
５×１０−７Ω−０ｍ２より小さい接触抵抗を示す。

重要なことは、これらの予想しないほどの低接触抵抗率
は、熱的に安定だということである。すなわち、たとえ
ば上で述べたような通常のアニーリングプロセスにより
、本質的に影響を受けない。従って、得られた接触抵抗
は熱的に安定でかつ従来得られたより著しく低い。（本
発明の目的に対しては、ソース又は１へレインへの接触
抵抗は、ソース及びドレインへの接触抵抗Ｒｃとソース
又はトレインの上部表面Ａの積である。市者はソース又
はトレインを含むデバイス基板の領域を横切る電流−電
圧（Ｉ−Ｖ）曲線を、最初に測定することにより容易に
決められる。ソース又はトレインの上部表面の面積Ａ及
び深さｄは、走査電子顕微鏡、透過電子顕微鏡又は二次
イオン質量分析のような通常の技ｖｆＪを用いて４１す
定される。Ａ及びｄの測定された値に基づいて、ソース
又はドレインの理想的なＩ−Ｖ曲線が、たとえばニス・
エム・シー（Ｓ、Ｍ。

５ｚｅ）、半導体デバイスの物理（ジョーン　ウィリー
・アン１へ・サンズ、ニューヨーク）、第２編、３０４
真の教えに従って、次に計算される。典型的な場合、？
ＩｔＵ定されたｔ−Ｖ曲線は理論的なＩ−Ｖ曲線から、
一定量だけすれる。重要なことは、Ｒｃがこのずれに関
連しているということである。すなわち、Ｒｃ＝ΔＶ／
ｌで、ΔＶは固定された電流Ｉに対応する２つのＩ−Ｖ
曲線間の電圧値の差を意味する。あるいは、Ｒｅはソー
ス又はトレインを横切る順方向バイアス電圧を増しなが
ら、対応するｄＶ／ｄＩの値、すなわち得られるソース
／トレイン電流に対する印加電圧の微分を１ｌｌｌ＋定
することにより、容易に？ｌｌ！ｌ定される。接触抵抗
は飽和、すなわちｄＶ／ｄＩが順方向バイアスを増して
も変化をやめた時のｄＶ／ｄＩの値に等しい、） 本発明には本質的ではないが、上で述べたように、拡散
障壁を形成する前に、上のＭＯ８ＩＣは金属シリサイド
の領域、すなわちコバルトシリサイド、チタンシリサイ
ド、白金シリサイド、タンタルシリサイド又はモリブデ
ンシリサイドを、ソース及びドレイン上に製造するのが
好ましい。金属シリサイドはｎ−チャネルＭＯ５ＦＥＴ
のソース及びドレインを含むＭＯ８ＩＣのソース及びド
レインに対する熱的に安定な接触抵抗を生じるため、金
属シリサイド領域は有利である。接触抵抗は上で述べた
値、すなわち約１０−６Ω−ｃ　ｍ　”より低く、約１
Ｏ−７０−ｃ　ｍ　”よりも低いことすらある。金属シ
リサイドの有用な厚さは約３００人ないし約１０００人
の範囲である。約３００人より小さな厚さは好ましくな
い、なぜならば、そのように薄い層は上の金属が基板に
浸透し、接触抵抗率を増すのを、しばしば防止できなく
なるからである。約１０００人を越える厚さは好ましく
ない。なぜならば、そのように厚い層はシリサイドの形
成中、基板材料を好ましくないほど大量に消費する必要
があるからである。

金属シリサイド領域はたとえばｒｆ−スパッタリングに
より、対応する純粋な金属を中間誘電体中の開孔内に堆
積させ１次にたとえばアルゴンの不活性雰囲気中でシン
ク（従って金属をソース及びドレインのシリコンと反応
させる）させることにより形成するのが好ましい。堆積
させる金属の有用な厚さは、約１５０人ないし約５００
人の範囲である。約１５０人より小さい厚さ及び約５０
０人を越える厚さは好ましくない。なぜなら、それらは
上で与えた範囲をはずれる金属シリサイド厚を生じるか
らである。有用なシンク温度及び対応するシンク時間は
、約３００℃及び約１時間から約１０００℃及び約１時
間の範囲である。約３００℃より低いシンク温度、約１
時間より短いシンク時間は好ましくない。

なぜなら、それらでは金属及びシリコン間の反応が不完
全になるからである。約１０００℃を越えるシンク温度
及び約１時間を越えるシンク時間は好ましくない。なぜ
なら、それらでは金属シリサイド中の金属とシリコン及
びシリコン窒化物両方との好ましくないほどの反応が起
るからである。

金属シリサイドを形成するために上で述べたシンクプロ
セスを用いると、ソース及びドレインがある程度浸食さ
れる。しかし、この浸食はＷＦ６と　ソース及びドレイ
ンのシリコンとの好ましくない反応により生じる浸食に
比べ、典型的な場合相対的に小さい。

重要なことは、金属シリサイド領域は一般に多孔質で、
そのためＷＦ６のような反応性物質は、ソースおよびド
レインのシリコンと反応でき、従って浸食する。更に、
ＷＦ＆は金属シリサイドのシリコンを濾し、それと反応
する。その結果、上で述べた本発明の技術は、金属シリ
サイドの浸食を防止し、本質的に浸食のないソース及び
トレインを実現する上で、本質的である。（本発明の目
的に対しては、特定の仮想面から金属シリサイド及びソ
ース又はドレイン間の界面の最下点まで、垂直に延びる
長さが、約３００人より小さいか等しい限り、拡散障壁
及び金属シリサイドで被覆されたソース又はトレインは
、本質的に浸食されない。対象とする仮想面は最初の基
板表面を最小二乗近似した面より（基板内で）下に位置
し、それに平行である。加えて、二つの平面間に垂直に
延びる長さは、金属シリサイドを形成中消費されるシリ
コンの対応する均一な層の厚さに等しい。この厚さは金
属シリサイド中の金属の量から容易に推定でき、たとえ
ば通常のラザフォード後方散乱技術を用いて、容易に決
められる。金属シリサイドを形成するのに用いられるシ
リコン源がソース又はドレインでないなら、仮想面ば最
初の基板表面にちょうど最小二乗近似した面である。） たとえばＭＯＳＦＥＴのソース及びドレインのシリコン
表面上にＷを堆積させるため、ＷＦ６のような第１の反
応物質を第２の反応物質と反応させる時、Ｓ　ｉＨ，の
ようなシリコンを含む（ＳｉＦ４以外の）気体を反応容
器に加えると、ＷＦＧとＳｉ間の好ましくない反応に付
随した反応速度が下ることがわかっている。（上で述べ
たように、もしｎ＋ソース及びトレインの浸食を避ける
べきなら、そのような反応速度の低下は本質的である。

）加えて、高次シランすなわち５ｌｎＨｚｆｉ＋ｚ（ｎ
　：２　。

３　、４　・・・・、、）のような他のシリコンを含む
気体を反応容器に加えると、同じ望ましい効果をもつこ
とがわかった。（本発明の効果はこの確信には依存しな
いが）シリコンを含む気体はＷＦＧとの反応の別の源、
すなわちソース及びドレインのそれ以外のシリコン源と
なると確信される。

Ｓｉｌ・、を加える場合と同様、たとえば５ｉＩ１．の
濃度が高ければ高いほど、所望の効果は大きくなる。他
方、５ＩＦ４を加える場合と同様、ＳｉＨ４のｍ度を増
すと、ＷＦ６及びＩ４□間の反応速度が下る傾向がある
。一般に、シリコンを含む気体、たとえばＳ　ｉ　Ｈ４
の適当な１度又は濃度範囲は、Ｗの堆積速度（ＷＦ５と
ト■２間の反応速度を暗示する）と（たとえば走査電子
顕微鏡法によるソース及びドレインのＩｔ　１ｉｌｌｌ
を通して）ソース／ドレインシリコンのエツチング（消
費）の両方をモニタしながら、ＳｉＨ，の濃度を変えな
がら経験的に決められる。この点で、２９０℃の堆積温
度、２ｔｏｒｒ（′ｒ）の全反応容器圧、及び４ｓｅｃ
ｍに等しいＷＦ、の流速と４０００ｓｅｃｍに等しいＨ
２の流速（これらによりシリコンソース及びドレイン上
にＷが選択的に堆積する）において、２０　ｓ　ｅ　ｃ
ｍに等しいＳｉＨ４の流速は、Ｗ　Ｆ　ｓとＨ３間の反
応速度を本質的に減すことなく、ＷＦ、と　ソース／ド
レインシリコン間の反応速度を著しく減すように、経験
的に決められた。（ｗ　Ｆａ、Ｈ２及びＳｉＨ４のこれ
らの流速は、ＷＦＧ、Ｈ，及び５ｉｎ４の各分圧１，９
９　Ｘ　Ｉ　０−３Ｔ、１．９９′１゛及び９．９４　
Ｘ　１０−３Ｔに対応する。）（十分詳細には研究され
ていない他の具体的な堆積条件も、同様に有用と考えら
れる。）それに対し、２９０℃の堆積温度、２Ｔの全反
応容器圧、６ｓｅｃｍに等しいＷＦＧの流速及び４００
０ｓｅｃｍに等しいＨ２の流速では、４０ｓｅｃｍに等
しいＳ　ｉ　Ｈ４の流速ではＷの堆積が妨げられる。す
なわち、ＷＦ６とＨ２間の反応速度が本質的にゼロにな
る。（６ｓｅｃｍ、４０００ｓｅｃｍ及び４０　ｓｅｃ
　ｍの流速に対応するＷＦいＨ２及びＳｉＨ，の分圧は
、それぞれ２．９７　Ｘ　ｌ　Ｏ−’Ｔ、　　１．９８
′ｒ及び１．９８　ｘ　１０−２Ｔｔ’ある。）■ 相対する伝導形の２つのグループのシリコンウェハを、
以下に述べるように加工した。

クルーブエとよぶ第１のグループは２〇−１００Ω−Ｑ
ｍの抵抗率を示す２５のｐ形つェハを含んだ。ここでは
グループ■とよぶ第２のグループは１０−２０Ω−Ｑｍ
の抵抗率を示す２５のｎ形つェハを含んだ。

最初、約１００人の厚さをもつ二酸化シリコン層を、各
ウェハ上に熱的に堆積させた。

ＣＭ　ＯＳデバイス中に用いられるｐ−タブ及びＴＩ−
タブを模擬するため、比較的高ａ度トープｐ形バルク領
域が、グループ１ウエハ中に形成され、高′ａ度ドープ
ｎ形バルク領域が、クループＩＩウェハ中に形成された
。これはグループ１ウエハ中にホウ素イオン（３０ｋｃ
Ｖ、４ＸＩＯ１２ｃｍ−”）を注入し、グループ１ウエ
ハ中にリンイオン（］、０Ｏｋｅｖ、２Ｘ　ｌ　０１２
ｃｍ−”）を注入し、ウェハを１１００°（二に２時間
加熱することにより、イオンをウェハ中に加熱すること
により、実現された。

通常（１）Ｌｌ）ＣＶＤ技術を用いて、約１２００人の
厚さをもつシリコン窒化物を、グループエ及びグループ
■の各ウェハ上に堆積させた。各ウェハ上のシリコン窒
化物は、次にＣＨＦ、及び０２の雰囲気中で、選択的に
反応性イオンエッチした。約６０００人の厚さを有する
電界酸化物（ＦＯＸ）を、得られた各ウェハの露出され
た表面領域上に、熱的に成長させた。シリコン窒化物を
除去した後、約２５０人の厚さをもつゲート酸化物（Ｇ
ＯＸ）を、先にシリコン窒化物により被覆されていた表
面領域上に、各ウェハ毎に熱的に成長させた。

ウェハ内に実効的にソース及びドレイン領域となるもの
を最終的に形成するため、グループＩウェハは８　Ｘ　
１０１４ｃ　ｍ−”ないしＩＸ　Ｉ　Ｏ”　ａ　ｍ−”
の範囲の各種ドーズで１００ｋｅＶのひ素（ｎ形ドーパ
ント）注人種を受け、ひ素はＧＯＸで被覆された領域を
貫いたが、ＦＯＸで被覆された領域は貫かなかった。同
様に、グループ■ウェハは５０ｋｅＶの二フッ化ホウ素
（ｐ形ドーパント）注人種を、８ＸＩＯ”ｃｍ−”ない
しｌＸｌ０１ｒ″ｅｍ−”の範囲の各種ドーズで受けた
。

アンドープのシリコン窒化物の２０００人の厚さの層か
ら成る中間誘電体を、通常のＬ　Ｐ　Ｇ　Ｖ　Ｄ技術を
用いて各ウェハ上に堆積させた。（ｐ＋領領域リン、す
なわちｎ形ドーパントで汚染されるのを防止するため、
中間誘電体を堆積させた。）次に、ウェハを９００℃で
３０分間加熱することにより、中間誘電体を高密度化し
た。加えて、上部表面を平場化するため、中間誘電体を
流動化し、ひ素及びリン注入種を活性化し、ウェハ中に
拡散させ、ソース／ドレイン領域を形成した。これはウ
ェハをアルゴン雰囲気中において９５０℃で６０分間加
熱することによった。

ソース／ドレイン領域への開孔を形成するため、緩衝Ｈ
Ｆを用いて、中間誘電体を選択的にエッチした。（反応
性イオンエツチングは、そのようなエツチングによるシ
リコンの浸食を避けるため、特に用いなかった−　）　
１３Ｆ孔は一辺が１．２５μｍの長さをもつ正方形を意
図した（非等方性反応性イオンエツチングを用いて得ら
れるように）が、ＨＦによる等方性エツチングは、−辺
が２．２μｍもの長さをもつ正方形に広げる傾向をもっ
た。

加工されたウェハは　３つの部類（部類Ｉ。

■及び■）に分けた。部類■及び■はそれぞれひ素の各
種注入レベルをもつｐ形（グループＩ）ウェハとニフッ
化ホウ素の各種注入レベルをもつｎ形（グループ■）ウ
ェハを含んだ。部類１■は１つのＰ形つェハと１つのｎ
形つェハを含んだ。

二工程プロセスを用いて、部類Ｉウェハのソース／ドレ
イン領域上にタングステンの層を、選択的に堆積させた
。すなわち、２９０°Ｃの温度で約１分間ウェハを横切
ってＷＦ＆を流すことにより、約１５０人の厚さをもつ
タングステン薄膜を、最初部類■上に（第（１）式で与
えられた反応を通−して）選択的に堆積させた。堆積容
器内の全圧は３　ｔｏｒｒで。

ＷＦ、、の分圧は５ミリトールで、アルゴンの分圧が全
圧の残りを成した。２９０℃の温度で約１５分間ＷＦ、
及びＨ２を横切ってＷＦ＆及びＨ２を流すことにより、
約５００人の厚さをもつタングステンの追加された層を
、（第（２）式で与えられた反応を通して）選択的に堆
積させた。堆積容器内の全圧は　１．４ｔｏｒｒで、Ｗ
Ｆ６の分圧は１０ミリトールで。

Ｈ、の分圧は全圧のうちの残りを成した。

たとえば、２９０℃の温度で約１５分間、ウェハを横切
ってＷＦいＨ２及びＳｉＦ、を流すことにより、部類■
のウェハのソース／ドレイン領域上に、約５００人の厚
さをもつタングステンの層を選択的に堆積させた。堆積
容器内の全圧は１．４２　ｔｏｒｒ、　Ｗ　Ｆｓの分圧
は１０ミリト−ル、ＳｉＦ４の分圧は２０ミリ１−−ル
で、Ｈ２の分圧は全圧の残りを成した。

部類■のウェハの加工は、白金シリサイドの層をタング
ステン形成前にソース／ドレイン領域上に形成したこと
のみが、部類Ｈのそれとは異なる。すなわち、部類■の
ウェハは最初ＨＮ○３／Ｈ２ＳＯ４溶液で清浄化した。

次に、２００人の厚さの白金層をウェハの上部表面上に
堆積させ、ウェハは９０パーセント（体積で）のアルゴ
ンと１０パーセントの酸素を含む気体雰囲気中において
、６５０℃で１５分間シシンした。その結果、約４００
人の厚さをもつ白金シリサイドの層が、ソース及びドレ
インの露出された上部表面上に、選択的に形成された。

王水を用いて、残った未反応の白金を除去した。タング
ステン形成に先立ち、これらのウェハを清浄化するため
、１００：１のＨＦ溶液を用いた。

選択的なタングステンの堆積プロセスに続いて、部類ｌ
、■及びＩｌｌ中のすべてのウェハには金属部が形成さ
れた。すなわち、１μｍの厚さのＡＱ−１／２パーセン
トＣｕの薄膜を、各ウェハ上にスパッタさせた。接触パ
ッドで終端するランナを形成するため、中間誘電体上の
アルミニウムは、Ｂ　ＣＱ、／ＣＱ、雰囲気中で選択的
に反応性イオンエッチした。

通常のケルビン法（たとえば、アール・エイ・レビイ（
Ｒ，Ａ、Ｌｅｖｙ）しこよる“ＣＭＯＳデバイス用Ｉｎ
−ソースＡＱ−０，５％Ｃｕ金属部形成″、ジャーナル
・オブ・ザ・エレクトロケミカル・ソサイアティ　（Ｊ
ｏｕｒｎａｌ　ｏｆｔｈｅ　ＥｌｅｃｔｒｏｃｈｅＩＩ
ｌｉｃａｌ　５ｏｃｉｅｔｙ）、第１３２巻、１５９頁
、１９８５を参照のこと）を用いて、ソース／ドレイン
表面ドーピング濃度、Ｎ　の関数として、すべてのソー
ス及び］−レイン領域への接触抵抗を１ｌｌｌｌ定した
。これらの接触抵抗の熱的安定性を試験するため、ウェ
ハは３３０℃で４５分間シシンし、続いて４５０℃で４
５分間シシンし、各シンタプロセスの後、接触抵抗を測
定した。

測定された接触抵抗は、ＮＤの関数として第８−１０図
にプロットされている。部類■のウェハについて得られ
た結果を描いた第８−９図から明らかなように、等価な
表面ドーピング濃度において、ｐ＋ソース／トレイン領
域への接触抵抗は、ｎ＋領領域のそれより高かった。加
えて、ｎ＋及びｐ＋領領域の接触抵抗は、熱的に不安定
であった。すなわち、シンタプロセスの後、著しく増加
した。

第１０図は部類■及び部類ｕｌのウェハで１１＞られた
結果を描く。明らかなように１部類■のウェハ中のｐ＋
領領域の接触抵抗は、ｎ＋領領域の接触抵抗に等しいか
それより低く１両方の接触抵抗は熱的に安定であった。

加えて、部類■のウェハはｎ＋及びｐ＋領領域両方に対
し、著しく低く、熱的に安定な接触抵抗を示した。部類
！、Ｕ及び１ｕのウェハからとった試料の走査電子顕微
鏡及び透過電子顕微鏡写真をとった。これらの顕微鏡写
真は部類ｌ及び１１１のウェハ中のソース及び１−レイ
ンは、部類１のウェハ中の対応する領域より、垂直及び
横方向の浸食がはるかに小さいことを示した。

【図面の簡単な説明】

第１−７図は本発明のデバイス製造方法の一実施例に含
まれる工程を示す図； 第８−１０図は従来の製造方法及び本発明のデバイス製
造方法を用いて得られるデバイスの接触抵抗を示す図で
ある。 ［主要部分の符号の説明コ

Claims (1)

1. 【特許請求の範囲】 １、シリコンを含む加工又は未加工の基 板の領域上に、金属を含む材料を形成する工程が含まれ
   、前記形成工程は１ないし複数の反応条件における少な
   くとも第１の反応物質と少なくとも第２の反応物質及び
   前記シリコンとの反応工程を含み、前記第１及び第２物
   質間の反応は、前記金属を含む材料を含んだ生成物を生
   じ、および前記デバイスの製造を完了させる工程を含む
   デバイスの製造方法において、 前記反応工程は前記第１及び第２の反応物 質問の対応する順方向の反応速度を本質的に減すことな
   く、前記第１の反応物質と前記シリコン間の順方向の反
   応速度を、前記反応条件の１つの少なくとも一部の持続
   中、自然に生じる順方向の反応速度以下に低下させ、前
   記低下工程はＳｉＦ＿４以外のシリコンを含む気体を含
   む気体の存在下で、前記第１及び第２の反応物質を反応
   させる工程を含むことを特徴とする方法。 ２、前記第１の反応物質がＷＦ＿６を含む ことを特徴とする請求項１記載の方法。 ３、前記第２の反応物質がＨ＿２を含むこ とを特徴とする請求項１記載の方法。 ４、前記シリコンを含む気体がＳｉＨ＿４を含むことを
   特徴とする請求項１記載の方法。 ５、前記シリコンを含む気体が Ｓｉ＿ｎＨ＿２＿ｎ＿＋＿２、ｎ＝２、３、４・・・・
   を含むことを特徴とする請求項１記載の方法。