JPH07112062B2 - Ｍｏｓ集積回路デバイスの製作 - Google Patents
Ｍｏｓ集積回路デバイスの製作Info
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- JPH07112062B2 JPH07112062B2 JP59500793A JP50079384A JPH07112062B2 JP H07112062 B2 JPH07112062 B2 JP H07112062B2 JP 59500793 A JP59500793 A JP 59500793A JP 50079384 A JP50079384 A JP 50079384A JP H07112062 B2 JPH07112062 B2 JP H07112062B2
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- H10P32/30—Diffusion for doping of conductive or resistive layers
- H10P32/302—Doping polycrystalline silicon or amorphous silicon layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
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- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
- H10W20/066—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by forming silicides of refractory metals
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、単結晶シリコン基体上にゲート酸化物層を形
成する工程と、ゲート酸化物層上に多結晶シリコン層を
形成する工程と、多結晶シリコン層上に金属シリサイド
層を形成する工程と、上記記載の単結晶シリコン基体中
にドープ領域をイオン注入する工程とを含むMOS集積回
路デバイス製作に係る。
成する工程と、ゲート酸化物層上に多結晶シリコン層を
形成する工程と、多結晶シリコン層上に金属シリサイド
層を形成する工程と、上記記載の単結晶シリコン基体中
にドープ領域をイオン注入する工程とを含むMOS集積回
路デバイス製作に係る。
実際上重要なMOS集積回路デバイスの設計において、多
層多結晶／金属シリサイド・ゲート・レベル金属構造が
パターン形成され、ゲートおよびそれに関連した相互接
続が形成される。相互接続のあるものは、デバイスの単
結晶基体中のオーム性領域と接触を作るよう設計され
る。ゲートレベル金属部中のポリシリコンは、高温拡散
工程でドープされ、ポリシリコンは導電性となる。同時
に、それにより単結晶基体中にオーム性電極が形成され
る。続けて金属シリサイドの層をドープされたポリシリ
コン上に形成し、それにより、本質的に低抵抗のゲーレ
ベル金属部を形成すると有利である。
層多結晶／金属シリサイド・ゲート・レベル金属構造が
パターン形成され、ゲートおよびそれに関連した相互接
続が形成される。相互接続のあるものは、デバイスの単
結晶基体中のオーム性領域と接触を作るよう設計され
る。ゲートレベル金属部中のポリシリコンは、高温拡散
工程でドープされ、ポリシリコンは導電性となる。同時
に、それにより単結晶基体中にオーム性電極が形成され
る。続けて金属シリサイドの層をドープされたポリシリ
コン上に形成し、それにより、本質的に低抵抗のゲーレ
ベル金属部を形成すると有利である。
具体的なプロセスにおいて、デバイスの基体はシリコン
で作られ、指定されたドーパントはリンから成る。シリ
コン中へのリンの拡散度が比較的高いため、そのような
デバイスの基体中に、二つのオーム性接触を２ミクロン
以下に近づけて配置することは事実上不可能である。
で作られ、指定されたドーパントはリンから成る。シリ
コン中へのリンの拡散度が比較的高いため、そのような
デバイスの基体中に、二つのオーム性接触を２ミクロン
以下に近づけて配置することは事実上不可能である。
MOS集積回路デバイスを作成する具体的な別のプロセス
において、第１のイオン注入工程で、デバイスのポリシ
リコンをドープするためにヒ素が用いられる。次に、ポ
リシリコン上に金属シリサイド層が形成される。次に、
シリサイドおよび下のポリシリコンがパターン形成され
る。次に、第２のヒ素注入において、ドーパントがデバ
イスのソースおよびドレイン領域に導入される。続け
て、ソースおよびドレイン領域が正確に規定される加熱
工程において、パターン形成されたポリシリコンが導電
性となり、微小寸法のオーム性電極が、デバイスの基体
中に形成される。
において、第１のイオン注入工程で、デバイスのポリシ
リコンをドープするためにヒ素が用いられる。次に、ポ
リシリコン上に金属シリサイド層が形成される。次に、
シリサイドおよび下のポリシリコンがパターン形成され
る。次に、第２のヒ素注入において、ドーパントがデバ
イスのソースおよびドレイン領域に導入される。続け
て、ソースおよびドレイン領域が正確に規定される加熱
工程において、パターン形成されたポリシリコンが導電
性となり、微小寸法のオーム性電極が、デバイスの基体
中に形成される。
先に述べた別のプロセスは、MOS集積回路デバイスを作
成する上で魅力的である。しかし、そのプロセスは別々
のイオン注入工程を必要とし、その工程は比較的時間が
かかり高価である。さらに、２度注入を行なう必要があ
ることから、デバイスに含まれるゲート酸化物層の特性
が悪影響を受ける可能性が増す。
成する上で魅力的である。しかし、そのプロセスは別々
のイオン注入工程を必要とし、その工程は比較的時間が
かかり高価である。さらに、２度注入を行なう必要があ
ることから、デバイスに含まれるゲート酸化物層の特性
が悪影響を受ける可能性が増す。
これらの問題は、本発明に従い解決される。本発明の方
法は、単結晶シリコン基体上にゲート酸化物層を形成す
る工程と、ゲート酸化物層上にポリシリコン層を形成す
る工程とから成り、上記記載の単結晶シリコン基体中の
イオン注入ドープ領域は、上記記載のイオン注入工程
中、上記記載のシリコンもドープされ、その後、デバイ
スは加熱され、ドープ領域が規定され、同時にドーパン
トを金属シリサイドから下のポリシリコン中に拡散さ
せ、それを導電性とすることが特徴である。
法は、単結晶シリコン基体上にゲート酸化物層を形成す
る工程と、ゲート酸化物層上にポリシリコン層を形成す
る工程とから成り、上記記載の単結晶シリコン基体中の
イオン注入ドープ領域は、上記記載のイオン注入工程
中、上記記載のシリコンもドープされ、その後、デバイ
スは加熱され、ドープ領域が規定され、同時にドーパン
トを金属シリサイドから下のポリシリコン中に拡散さ
せ、それを導電性とすることが特徴である。
図において、 第１図ないし第６図は、本発明の原理に従い行なうデバ
イス製作プロセス中の各工程を実際の寸法の比率とは異
なつて示す断面図である。
イス製作プロセス中の各工程を実際の寸法の比率とは異
なつて示す断面図である。
一部分が製作されたMOS集積回路デバイスの一部が、概
略的に第１図に示されている。具体例を示すために、描
かれたデバイスは単結晶シリコンで作られたｐ形領域
（10）から成る半導電性基体上に形成された大規模集積
回路の一部であると仮定する。従つて、ここで述べる特
定の構造例は、ｎチヤネルMOS（NMOS）集積回路デバイ
スまたは相補MOS（CMOS）集積回路の一部であると考え
られる。
略的に第１図に示されている。具体例を示すために、描
かれたデバイスは単結晶シリコンで作られたｐ形領域
（10）から成る半導電性基体上に形成された大規模集積
回路の一部であると仮定する。従つて、ここで述べる特
定の構造例は、ｎチヤネルMOS（NMOS）集積回路デバイ
スまたは相補MOS（CMOS）集積回路の一部であると考え
られる。
具体例である第１図のデバイスは、通常の電界用酸化物
部分（12,14）およびゲート酸化物部分（16,18）を含
む。これらの部分のそれぞれは、二酸化シリコンで作ら
れ、それは標準的な熱酸化により形成される。たとえ
ば、部分（12,14）はそれぞれ厚さが約4000オングスト
ロームで、部分（16,18）は、それぞれ約250オングスト
ロームの厚さである。加えて、デバイスは当業者には周
知の方法で、低圧化学気相堆積（LPCVD）工程で形成さ
れたアンドープ多結晶シリコンから成る部分（20,22）
を含む。例として、部分（20,22）は、それぞれ約1,500
オングストロームの厚さである。堆積させたポリシリコ
ンの目的は、窓領域（24）がパターン形成されるその後
のリングラフィ中、下のゲート酸化物が汚染されたり、
腐食したりするのを防止する。
部分（12,14）およびゲート酸化物部分（16,18）を含
む。これらの部分のそれぞれは、二酸化シリコンで作ら
れ、それは標準的な熱酸化により形成される。たとえ
ば、部分（12,14）はそれぞれ厚さが約4000オングスト
ロームで、部分（16,18）は、それぞれ約250オングスト
ロームの厚さである。加えて、デバイスは当業者には周
知の方法で、低圧化学気相堆積（LPCVD）工程で形成さ
れたアンドープ多結晶シリコンから成る部分（20,22）
を含む。例として、部分（20,22）は、それぞれ約1,500
オングストロームの厚さである。堆積させたポリシリコ
ンの目的は、窓領域（24）がパターン形成されるその後
のリングラフィ中、下のゲート酸化物が汚染されたり、
腐食したりするのを防止する。
第１図のデバイスを形成するために用いられる製作工程
の前の工程において、そのポリシリコンおよび二酸化シ
リコン層がエツチされ、窓領域（24）が形成された。た
とえば、これは従来、通常の二段階反応性スパツタ（ま
たはイオン）エツチング・プロセスにより行なわれ、そ
の場合、塩素から発生したプラズマがポリシリコンを非
等方的にエツチするために用いられ、トリフロロメタン
およびアンモニアから発生したプラズマが、二酸化シリ
コンを非等方的にエツチするために用いられる。
の前の工程において、そのポリシリコンおよび二酸化シ
リコン層がエツチされ、窓領域（24）が形成された。た
とえば、これは従来、通常の二段階反応性スパツタ（ま
たはイオン）エツチング・プロセスにより行なわれ、そ
の場合、塩素から発生したプラズマがポリシリコンを非
等方的にエツチするために用いられ、トリフロロメタン
およびアンモニアから発生したプラズマが、二酸化シリ
コンを非等方的にエツチするために用いられる。
次に、標準的なLPCVD工程において、約2500オングスト
ローム厚のアンドープポリシリコンの層を第１図のデバ
イスの表面上に堆積させた。得られた構造は第２図に示
されるように、新しく堆積したポリシリコン層（26）を
含む。窓領域（24）中の層（26）の一部は、後に本発明
のプロセスの特徴に従い、適当にドープされたとき導電
性となる。この導電性部分はポリコン下の領域（10）中
に形成すべきオーム性領域に対する電気的接触を形成す
るためのポリシリコン電極（ポリコン）を構成する。
ローム厚のアンドープポリシリコンの層を第１図のデバ
イスの表面上に堆積させた。得られた構造は第２図に示
されるように、新しく堆積したポリシリコン層（26）を
含む。窓領域（24）中の層（26）の一部は、後に本発明
のプロセスの特徴に従い、適当にドープされたとき導電
性となる。この導電性部分はポリコン下の領域（10）中
に形成すべきオーム性領域に対する電気的接触を形成す
るためのポリシリコン電極（ポリコン）を構成する。
MOSデバイス用の高導電性ゲートレベル金属部を実現す
るために、ポリシリコン上の遷移金属シリサイドを用い
ることがよく知られている。どのようなポリシリコン上
のシリサイド合成構造の具体例についてはエイチ・ジユ
イ・ルビンシユタイン（H.J.Levinstein）、エス・ピー
・ムラーカ（S.P.Murarka）およびエイ・ケイ・シンハ
（A.K.Sinha）に承認された米国特許第4276557号に記載
されている。MOSデバイス中にポリシリコン上のシリサ
イド合成を用いることについての更に詳細は、エス・ピ
ー・ムラーカ（S.P.Muraka）らにより、低抵抗ゲートお
よび相互接続のためのチタンおよびタンタルの耐熱性シ
リサイド”アイ・イー・イー・イー・ジヤーナル・オブ
・ソリツド−ステート・サーキツト（I E E E Journal
of Solid-State Circuits）第SC−15巻、第４号、1980
年８月、474−482頁に述べられている。
るために、ポリシリコン上の遷移金属シリサイドを用い
ることがよく知られている。どのようなポリシリコン上
のシリサイド合成構造の具体例についてはエイチ・ジユ
イ・ルビンシユタイン（H.J.Levinstein）、エス・ピー
・ムラーカ（S.P.Murarka）およびエイ・ケイ・シンハ
（A.K.Sinha）に承認された米国特許第4276557号に記載
されている。MOSデバイス中にポリシリコン上のシリサ
イド合成を用いることについての更に詳細は、エス・ピ
ー・ムラーカ（S.P.Muraka）らにより、低抵抗ゲートお
よび相互接続のためのチタンおよびタンタルの耐熱性シ
リサイド”アイ・イー・イー・イー・ジヤーナル・オブ
・ソリツド−ステート・サーキツト（I E E E Journal
of Solid-State Circuits）第SC−15巻、第４号、1980
年８月、474−482頁に述べられている。
本発明の原理に従うと、金属シリサイド、たとえばタン
タル・シリサイドまたはコバルト・シリサイドがここで
述べるデバイス中に含まれる。具体例を示すために、こ
こでは第２図に示されるポリシリコン層（26）上に形成
されたタンタル・シリサイドの層を含む具体的なMOSデ
バイスを強調する。
タル・シリサイドまたはコバルト・シリサイドがここで
述べるデバイス中に含まれる。具体例を示すために、こ
こでは第２図に示されるポリシリコン層（26）上に形成
されたタンタル・シリサイドの層を含む具体的なMOSデ
バイスを強調する。
周知の技術に従うと、タンタルの層（28）およびシリコ
ンが第３図に示されるように、ポリシリコン層（26）上
に、同時にスパツタ堆積される。たとえば層（28）は、
約2500オングストロームの厚さである。
ンが第３図に示されるように、ポリシリコン層（26）上
に、同時にスパツタ堆積される。たとえば層（28）は、
約2500オングストロームの厚さである。
その後、標準的なリソグラフイ・プロセスにより、レジ
ストパターンが層（28）上に形成される。そのようなパ
ターンのレジスト要素（30）が第４図に示されている。
一例として、要素（30,32）のそれぞれは、約２ミクロ
ンの厚さ、１ミクロンの幅である。
ストパターンが層（28）上に形成される。そのようなパ
ターンのレジスト要素（30）が第４図に示されている。
一例として、要素（30,32）のそれぞれは、約２ミクロ
ンの厚さ、１ミクロンの幅である。
本発明の製作工程の次の段階において、レジスト要素
（30,32）が、下の層（28,26,20）を非等方的にパター
ン形成するためのエツチ抵抗マスクとして用いられる。
要素（30）直下のこれら層の部分は、ここで考えている
MOSデバイスのゲート電極を構成する。要素（32）直下
の層（28,26）の部分は、デバイスの導電性増大ポリコ
ン領域を構成する。
（30,32）が、下の層（28,26,20）を非等方的にパター
ン形成するためのエツチ抵抗マスクとして用いられる。
要素（30）直下のこれら層の部分は、ここで考えている
MOSデバイスのゲート電極を構成する。要素（32）直下
の層（28,26）の部分は、デバイスの導電性増大ポリコ
ン領域を構成する。
第４図のデバイスに含まれるタンタル‐シリコン層（2
8）のパターン形成は、活性エツチヤントフツ素成分を
含むプラズマを用いることにより、反応性スパツタ・エ
ツチング工程により行なわれる。適当なそのようなプラ
ズマは、CCl3F（フレオン11）から導かれる。この工程
において、層のマスクされない部分の厚さ全体およびポ
リシリコン層（26）のマスクされない部分の厚さのある
程度が除去される。その後の工程において、ポリシリコ
ン層（26）のマスクされない部分の残つた厚さおよびポ
リシリコン層（20）のマスクされない部分の厚さ全体が
除去される。この工程もまた、反応性スパツタ・エツチ
ング工程を含むと有利である。一例として、このポリシ
リコン・エツチング工程は、活性エツチヤント塩素成分
を含むプラズマ、たとえば純粋なCl2または本質的に純
粋なCl2かから導かれたプラズマ中で行なわれる。この
二工程エツチング・プロセスが完了した後、レジスト要
素（30,32）が、描かれたデバイスから除かれる。たと
えばこれは通常の化学溶解技術により行われる。
8）のパターン形成は、活性エツチヤントフツ素成分を
含むプラズマを用いることにより、反応性スパツタ・エ
ツチング工程により行なわれる。適当なそのようなプラ
ズマは、CCl3F（フレオン11）から導かれる。この工程
において、層のマスクされない部分の厚さ全体およびポ
リシリコン層（26）のマスクされない部分の厚さのある
程度が除去される。その後の工程において、ポリシリコ
ン層（26）のマスクされない部分の残つた厚さおよびポ
リシリコン層（20）のマスクされない部分の厚さ全体が
除去される。この工程もまた、反応性スパツタ・エツチ
ング工程を含むと有利である。一例として、このポリシ
リコン・エツチング工程は、活性エツチヤント塩素成分
を含むプラズマ、たとえば純粋なCl2または本質的に純
粋なCl2かから導かれたプラズマ中で行なわれる。この
二工程エツチング・プロセスが完了した後、レジスト要
素（30,32）が、描かれたデバイスから除かれる。たと
えばこれは通常の化学溶解技術により行われる。
タンタル‐シリコン層（28）の先に述べた残つた部分
が、次にシンタされる。たとえば、これは、約900℃で
約30分間、純粋なアルゴン雰囲気中で行なわれる。これ
により、層（28）の残つた部分がタンタル‐シリサイド
に変る。
が、次にシンタされる。たとえば、これは、約900℃で
約30分間、純粋なアルゴン雰囲気中で行なわれる。これ
により、層（28）の残つた部分がタンタル‐シリサイド
に変る。
二工程エツチング・プロセスおよびシンタリング工程の
結果、製作されつつあるMOSデバイスは、第５図に示さ
れるように、タンタルシリサイド部分（34,36）および
ポリシリコン部分（38,40,42）を含む。本発明の原理に
従うと、第５図のデバイスは次にイオン注入工程に進
む。これは、第５図に概略的に表わされており、矢印
（44）は、デバイスの最上部表面全体が入射イオンビー
ムに照射される。以下で述べるように、この工程によつ
て、基体（10）中のソース、ドレインおよびオーム性接
触領域および基体（10）上の導電性ポリシリコン領域の
基礎ができる。
結果、製作されつつあるMOSデバイスは、第５図に示さ
れるように、タンタルシリサイド部分（34,36）および
ポリシリコン部分（38,40,42）を含む。本発明の原理に
従うと、第５図のデバイスは次にイオン注入工程に進
む。これは、第５図に概略的に表わされており、矢印
（44）は、デバイスの最上部表面全体が入射イオンビー
ムに照射される。以下で述べるように、この工程によつ
て、基体（10）中のソース、ドレインおよびオーム性接
触領域および基体（10）上の導電性ポリシリコン領域の
基礎ができる。
たとえば、第５図に表わされた注入工程において、約60
キロ電子ボルトおよび１平方センチメートル当り約７×
1015イオンの線量のヒ素ドーパントイオンが、図示され
たデバイスに向けられる。基体（10）の選択された表面
部分に、それら部分中に点線で概略的に示されるよう
に、ヒ素イオンがそれによつて注入される。
キロ電子ボルトおよび１平方センチメートル当り約７×
1015イオンの線量のヒ素ドーパントイオンが、図示され
たデバイスに向けられる。基体（10）の選択された表面
部分に、それら部分中に点線で概略的に示されるよう
に、ヒ素イオンがそれによつて注入される。
加えて、やはり点線で示されるように、シリサイド部分
（34,36）にヒ素イオンが注入される。しかし、ヒ素イ
オンは、シリサイド部分（34,36）を通過し、下のポリ
シリコン部分（38,40,42）中に入ることはない。更に、
電界用酸化物部分（12,14）下の基体（10）の表面部分
は、その中には、イオン注入されない。シリサイド部分
（34,36）直下の基体（10）の表面部分にイオン注入さ
れない。一例として、基体（10）中の浅い注入部分は、
基体（10）の最上部表面下に約300オングストローム延
びる。
（34,36）にヒ素イオンが注入される。しかし、ヒ素イ
オンは、シリサイド部分（34,36）を通過し、下のポリ
シリコン部分（38,40,42）中に入ることはない。更に、
電界用酸化物部分（12,14）下の基体（10）の表面部分
は、その中には、イオン注入されない。シリサイド部分
（34,36）直下の基体（10）の表面部分にイオン注入さ
れない。一例として、基体（10）中の浅い注入部分は、
基体（10）の最上部表面下に約300オングストローム延
びる。
次に、比較的厚い絶縁層（いわゆる中間誘電体）がMOS
デバイスの最上部表面上に形成される。そのような層
（46）は、第６図に示されている。たとえば層（46）
は、約1.5ミクロンの厚さである。層（46）は、テトラ
エチルオルトシリケートおよびトリエチル亜燐酸から成
るソースから、標準的なCVD工程で形成すると有利であ
る。得られた通常の材料は、一般にPTEOSガラスと呼ば
れ、それは良好な段差被覆を示す。
デバイスの最上部表面上に形成される。そのような層
（46）は、第６図に示されている。たとえば層（46）
は、約1.5ミクロンの厚さである。層（46）は、テトラ
エチルオルトシリケートおよびトリエチル亜燐酸から成
るソースから、標準的なCVD工程で形成すると有利であ
る。得られた通常の材料は、一般にPTEOSガラスと呼ば
れ、それは良好な段差被覆を示す。
たとえば、PTEOSガラス層（46）（第６図）を含むMOSデ
バイスは、その後、ゲツタリング周期で標準的な方式に
より処理される。（ゲツタリングは製作工程中の最後の
工程である。それは、典型的な場合、以下で述べる窓が
層（46）中に形成された後、ゆつくり起る。）たとえ
ば、ゲツタリングは約900ないし950℃の温度で、約１時
間、リン過剰の雰囲気中で行なわれる。この後者の加熱
工程、すなわち、それは、通常、典型的な従来技術の製
作工程でも常に起るが、その結果、基体（10）の浅い表
面部分中に先に注入されたヒ素イオンが活性化され、垂
直および横方向に基体中に追いやられ、n+−Ｐ接合を形
成する。重要なことは、シリコン中でのヒ素の比較的小
さい拡散係数のため、これらの垂直および横方向拡散領
域は、最初の浅い注入領域から、わずか約0.25ミクロン
だけ延びる。したがつて、比較的浅い空間的に分離され
たソースおよびドレイン接合領域（48）が、それによつ
て基体（10）中に規定される。加えて、n+−Ｐ接合領域
（50）が、それによつて、基体（10）中に規定される。
これらの領域もまた、最初の浅い注入領域から、垂直お
よび横方向に僅か約0.25ミクロン延びるだけである。
バイスは、その後、ゲツタリング周期で標準的な方式に
より処理される。（ゲツタリングは製作工程中の最後の
工程である。それは、典型的な場合、以下で述べる窓が
層（46）中に形成された後、ゆつくり起る。）たとえ
ば、ゲツタリングは約900ないし950℃の温度で、約１時
間、リン過剰の雰囲気中で行なわれる。この後者の加熱
工程、すなわち、それは、通常、典型的な従来技術の製
作工程でも常に起るが、その結果、基体（10）の浅い表
面部分中に先に注入されたヒ素イオンが活性化され、垂
直および横方向に基体中に追いやられ、n+−Ｐ接合を形
成する。重要なことは、シリコン中でのヒ素の比較的小
さい拡散係数のため、これらの垂直および横方向拡散領
域は、最初の浅い注入領域から、わずか約0.25ミクロン
だけ延びる。したがつて、比較的浅い空間的に分離され
たソースおよびドレイン接合領域（48）が、それによつ
て基体（10）中に規定される。加えて、n+−Ｐ接合領域
（50）が、それによつて、基体（10）中に規定される。
これらの領域もまた、最初の浅い注入領域から、垂直お
よび横方向に僅か約0.25ミクロン延びるだけである。
本発明の原理に従うと、シリサイド部分（34,36）中の
ヒ素ドーパントイオンは、先に述べた標準的な加熱工程
中、そこから下のポリシリコン部分（38,40,42）中に追
いやられ、それら部分を導電性とする。更に、シリサイ
ド部分（36）中の先に十分の量であつたドーパントイオ
ンもまた、それによりポリシリコン部分（42）を通つ
て、基体（10）の表面領域（52）中に追いやられ、領域
（50）を導電的に橋渡しする。他の金属または金属化合
物とは異なり、金属シリサイドは粒界網をもち、それは
不純物を下のポリシリコン中に拡散させることがわかつ
ている。
ヒ素ドーパントイオンは、先に述べた標準的な加熱工程
中、そこから下のポリシリコン部分（38,40,42）中に追
いやられ、それら部分を導電性とする。更に、シリサイ
ド部分（36）中の先に十分の量であつたドーパントイオ
ンもまた、それによりポリシリコン部分（42）を通つ
て、基体（10）の表面領域（52）中に追いやられ、領域
（50）を導電的に橋渡しする。他の金属または金属化合
物とは異なり、金属シリサイドは粒界網をもち、それは
不純物を下のポリシリコン中に拡散させることがわかつ
ている。
先に述べた加熱工程の結果（たとえば、上で述べたよう
に、ゲツタリング中、後に実際に起る）高導電性シリサ
イド〔部分（34）〕−オン−ポリシリコン〔部分（38,4
0）合成ゲート電極の第６図のデバイスの形成が完了す
る。同時に、ソースおよびドレインn+−Ｐ接合領域（4
8）が、ゲート電極に付随して、基体（10）中に形成さ
れる。同じ工程で、高導電性シリサイド〔部分（36）〕
−オン−ポリシリコン〔部分（42）〕合成ポリコンの形
成が完了する。加えて、それにより高導電性オーム性電
極n+−Ｐ接合領域（50,52）が、基体（10）中に形成さ
れる。これらのオーム性電極領域は、先に述べたポリコ
ン構造を、ソースおよびドレイン領域（48）の一つに電
気的に相互接続するための手段となる。そのようにして
ここで述べたゲートレベル金属部分の通常のパターン形
成により、当業者には周知のように、MOS集積回路デバ
イス中の多数のゲート、ソースおよびドレイン電極を、
選択的に相互接続するための基礎ができる。
に、ゲツタリング中、後に実際に起る）高導電性シリサ
イド〔部分（34）〕−オン−ポリシリコン〔部分（38,4
0）合成ゲート電極の第６図のデバイスの形成が完了す
る。同時に、ソースおよびドレインn+−Ｐ接合領域（4
8）が、ゲート電極に付随して、基体（10）中に形成さ
れる。同じ工程で、高導電性シリサイド〔部分（36）〕
−オン−ポリシリコン〔部分（42）〕合成ポリコンの形
成が完了する。加えて、それにより高導電性オーム性電
極n+−Ｐ接合領域（50,52）が、基体（10）中に形成さ
れる。これらのオーム性電極領域は、先に述べたポリコ
ン構造を、ソースおよびドレイン領域（48）の一つに電
気的に相互接続するための手段となる。そのようにして
ここで述べたゲートレベル金属部分の通常のパターン形
成により、当業者には周知のように、MOS集積回路デバ
イス中の多数のゲート、ソースおよびドレイン電極を、
選択的に相互接続するための基礎ができる。
更に、標準的な工程において、ガラス層（46）の指定さ
れた部分（第６図）を通して、シリサイド部分（34,3
6）のあらかじめ決められた表面領域に近づく電極窓が
エツチングされる。次に、適当な電極材料が、層（46）
の最上部表面全体および層（46）中に形成されたあらか
じめ指定された窓中に堆積される。電極材料は、ドープ
されたポリシリコン上のアルミニウムの合成二層から成
ると有利である。更に、ここで述べたMOSデバイスの製
作を完了させるため、当業者には周知の標準的な工程が
用いられる。
れた部分（第６図）を通して、シリサイド部分（34,3
6）のあらかじめ決められた表面領域に近づく電極窓が
エツチングされる。次に、適当な電極材料が、層（46）
の最上部表面全体および層（46）中に形成されたあらか
じめ指定された窓中に堆積される。電極材料は、ドープ
されたポリシリコン上のアルミニウムの合成二層から成
ると有利である。更に、ここで述べたMOSデバイスの製
作を完了させるため、当業者には周知の標準的な工程が
用いられる。
最後に、上で述べた構成および技術は、本発明の原理を
説明するためだけのものであることを理解すべきであ
る。
説明するためだけのものであることを理解すべきであ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リフシツツ，ナデイア アメリカ合衆国 07974 ニユージヤーシ イ，マレイヒル，サウスゲート ロード 78 (72)発明者 ヴアイデヤ，シーラ アメリカ合衆国 08807 ニユージヤーシ イ，ブリツジウオーター，クロイデン ロ ード 1395 (56)参考文献 特開 昭57−72383（ＪＰ，Ａ)
Claims (6)
- 【請求項１】単結晶シリコン半導体基体（10）の主表面
の局所部分にゲート酸化物層（16）を形成し、該ゲート
酸化物層の上にポリシリコン層（26、20）を形成し、そ
して該ポリシリコン層の上に金属シリサイド層（34）を
形成する段階からなる、MOS集積回路デバイスの製作方
法において、 一の段階で、その各々がゲート酸化物層の別々のエッジ
に接触する該半導体基体の別々の表面部分と該金属シリ
サイド層とに不純物イオンを同時に注入し、次ぎに該半
導体基体の表面に位置するドープ領域の対（48）を規定
するために、及び不純物を該金属シリサイド層からポリ
シリコン層へ拡散させてそれを導電性ポリシリコン層
（38、40）へ変換するために該デバイスを加熱する段階
からなることを特徴とするMOS集積回路デバイスの製造
方法。 - 【請求項２】請求の範囲第１項に記載の方法において更
に、該ゲート酸化物層上に形成されるポリシリコン層の
厚さ（20）を形成すると同時に、基体の主表面の相補的
な部分の上にポリシリコン（26）を形成し、次に、一の
段階の間に、該基体の主表面の該分と該相補的な部分と
の双方の上にあるポリシリコン層をパターン形成し、こ
れにより、該基体の主表面の相補的な部分の一部がイオ
ン注入の一の段階の間にイオンが注入されることを特徴
とするMOS集積回路デバイスの製造方法。 - 【請求項３】請求の範囲第１項に記載の方法において、 該加熱段階の前に、絶縁層（46）が該デバイスの頂部表
面の全体の上に形成されることを特徴とするMOS集積回
路デバイスの製造方法。 - 【請求項４】請求の範囲第３項に記載の方法において、 該単結晶シリコンはｐ形であり、該注入段階は、約60キ
ロ電子ボルトのエネルギ、１平方センチメートル当たり
約７×1015イオンのドーズ量で砒素イオンを注入するこ
とが含まれることを特徴とするMOS集積回路デバイスの
製造方法。 - 【請求項５】請求の範囲第４項に記載の方法において、
更に 該加熱工程は、該デバイスを燐過剰の雰囲気において約
900乃至950℃で約１時間加熱することを含むことを特徴
とするMOS集積回路デバイスの製造方法。 - 【請求項６】請求の範囲第５項に記載の方法において、
更に 該絶縁層（46）はPTEOSガラスで作られることを特徴と
するMOS集積回路デバイスの製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/468,032 US4450620A (en) | 1983-02-18 | 1983-02-18 | Fabrication of MOS integrated circuit devices |
| US468032 | 1983-02-18 | ||
| PCT/US1984/000065 WO1984003391A1 (en) | 1983-02-18 | 1984-01-19 | Fabrication of mos integrated circuit devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60500836A JPS60500836A (ja) | 1985-05-30 |
| JPH07112062B2 true JPH07112062B2 (ja) | 1995-11-29 |
Family
ID=23858166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59500793A Expired - Lifetime JPH07112062B2 (ja) | 1983-02-18 | 1984-01-19 | Ｍｏｓ集積回路デバイスの製作 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4450620A (ja) |
| EP (1) | EP0137805B1 (ja) |
| JP (1) | JPH07112062B2 (ja) |
| DE (1) | DE3484220D1 (ja) |
| WO (1) | WO1984003391A1 (ja) |
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| US4587709A (en) * | 1983-06-06 | 1986-05-13 | International Business Machines Corporation | Method of making short channel IGFET |
| FR2549293B1 (fr) * | 1983-07-13 | 1986-10-10 | Silicium Semiconducteur Ssc | Transistor bipolaire haute frequence et son procede de fabrication |
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-
1983
- 1983-02-18 US US06/468,032 patent/US4450620A/en not_active Expired - Lifetime
-
1984
- 1984-01-19 DE DE8484900790T patent/DE3484220D1/de not_active Expired - Lifetime
- 1984-01-19 EP EP84900790A patent/EP0137805B1/en not_active Expired
- 1984-01-19 JP JP59500793A patent/JPH07112062B2/ja not_active Expired - Lifetime
- 1984-01-19 WO PCT/US1984/000065 patent/WO1984003391A1/en not_active Ceased
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