JPH02172064A - ディジタル遅延装置 - Google Patents
ディジタル遅延装置Info
- Publication number
- JPH02172064A JPH02172064A JP32373888A JP32373888A JPH02172064A JP H02172064 A JPH02172064 A JP H02172064A JP 32373888 A JP32373888 A JP 32373888A JP 32373888 A JP32373888 A JP 32373888A JP H02172064 A JPH02172064 A JP H02172064A
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- JP
- Japan
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- signal
- signals
- delay
- digital
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、２台のＰＣＭ録再機を用いて複数チャンネ
ルのディジタル音声信号をダビングする場合に、２台の
ＰＣＭ録再機の間に配されて用いられるディジタル遅延
装置に関するものである。
ルのディジタル音声信号をダビングする場合に、２台の
ＰＣＭ録再機の間に配されて用いられるディジタル遅延
装置に関するものである。
第５図は従来の２台のＰＣＭ録再機を用いてダビングを
行う場合のシステムを示すブロック図であり、図におい
て、１は再生側のＰＣＭ録再機で、磁気テープ等に記録
された複数チャンネル（ここでは３チヤンネル）のディ
ジタル音声信号を再生する。２は再生された複数チャン
ネルのディジタル音声信号をチャンネル毎に出力するダ
ビング出力回路、３，４．５は再生された各チャンネル
のディジタル音声信号としての再生信号で、夫々１本の
信号ラインで伝送される。６は特定のチャンネルの再生
信号５を処理するディジタル音声処理装置で、例えばイ
コライザ、レベルコントローラ等の機能を持つ。
行う場合のシステムを示すブロック図であり、図におい
て、１は再生側のＰＣＭ録再機で、磁気テープ等に記録
された複数チャンネル（ここでは３チヤンネル）のディ
ジタル音声信号を再生する。２は再生された複数チャン
ネルのディジタル音声信号をチャンネル毎に出力するダ
ビング出力回路、３，４．５は再生された各チャンネル
のディジタル音声信号としての再生信号で、夫々１本の
信号ラインで伝送される。６は特定のチャンネルの再生
信号５を処理するディジタル音声処理装置で、例えばイ
コライザ、レベルコントローラ等の機能を持つ。
７はディジタル音声処理装置６で処理された処理信号、
８は記録側のＰＣＭ録再機で、上記再生信号３．４及び
処理信号７を磁気テープ等に記録する。９は上記再生信
号３．４及び処理信号７が入力されるダビング入力回路
である。
８は記録側のＰＣＭ録再機で、上記再生信号３．４及び
処理信号７を磁気テープ等に記録する。９は上記再生信
号３．４及び処理信号７が入力されるダビング入力回路
である。
次に動作について説明する。ＰＣＭ録再機１は再生信号
３，４．５をダビング出力回路２より出力する。このう
ち特定チャンネルの再生信号５はディジタル音声処理装
置６で所定の処理が成された後、処理信号７として、他
の処理を必要としない再生信号３．４と共にＰＣＭ録再
機８のダビング入力回路９に供給される。これによって
再生信号３．４及び処理信号７が磁気テープ等にダビン
グされる。
３，４．５をダビング出力回路２より出力する。このう
ち特定チャンネルの再生信号５はディジタル音声処理装
置６で所定の処理が成された後、処理信号７として、他
の処理を必要としない再生信号３．４と共にＰＣＭ録再
機８のダビング入力回路９に供給される。これによって
再生信号３．４及び処理信号７が磁気テープ等にダビン
グされる。
従来の２台のＰ ＣＭ 録再機を用いてダビングを行う
システムは以上のように構成されているので、特定チャ
ンネルの再生信号５がディジタル音声処理装置６で処理
されるのに時間がかかり、このため処理信号７が他の処
理を必要としないチャンネルの再生信号３，４より遅延
されて磁気テープ等に記録されてしまうなどの問題点が
あった。
システムは以上のように構成されているので、特定チャ
ンネルの再生信号５がディジタル音声処理装置６で処理
されるのに時間がかかり、このため処理信号７が他の処
理を必要としないチャンネルの再生信号３，４より遅延
されて磁気テープ等に記録されてしまうなどの問題点が
あった。
この発明は上記のような問題点を解消するために成され
たもので、ディジタル音声処理装置を通った処理信号と
、ディジタル音声処理装置を通らない再生信号とを同じ
タイミングで記録することのできるディジタル遅延装置
を得ることを目的とする。
たもので、ディジタル音声処理装置を通った処理信号と
、ディジタル音声処理装置を通らない再生信号とを同じ
タイミングで記録することのできるディジタル遅延装置
を得ることを目的とする。
この発明に係るディジタル遅延装置は、ディジタル信号
がチャンネル別に人力される複数の遅延回路と、各遅延
回路の出力信号と、これと対応するチャンネルの入力デ
ィジタル信号とを切換える複数のスイッチとを設けたも
のである。
がチャンネル別に人力される複数の遅延回路と、各遅延
回路の出力信号と、これと対応するチャンネルの入力デ
ィジタル信号とを切換える複数のスイッチとを設けたも
のである。
この発明におけるディジタル遅延装置は、各遅延回路に
より入力ディジタル信号を遅延させることができ、また
スイッチにより遅延させるか否かを選択することができ
る。
より入力ディジタル信号を遅延させることができ、また
スイッチにより遅延させるか否かを選択することができ
る。
以下、この発明の一実施例を図について説明する。第１
図においては、第５図と対応する部分には同一符号を付
して説明を省略する。
図においては、第５図と対応する部分には同一符号を付
して説明を省略する。
１５はこの発明によるディジタル遅延装置、１０ａ、１
０ｂ、１０ｃはディジタル遅延装置１５に設けられた遅
延回路として動作するメモリ回路で、再生側のＰＣＭ録
再機１のダビング出力回路２から出力される複数チャン
ネルのディジタル音声信号としての再生信号３．４及び
処理信号７が夫々供給されて書き込まれる。
０ｂ、１０ｃはディジタル遅延装置１５に設けられた遅
延回路として動作するメモリ回路で、再生側のＰＣＭ録
再機１のダビング出力回路２から出力される複数チャン
ネルのディジタル音声信号としての再生信号３．４及び
処理信号７が夫々供給されて書き込まれる。
１２．１３．１４は各メモリ回路１０ａ。
１０ｂ、１０ｃから読み出された信号で、再生信号３．
４及び処理信号７より遅延されている。ｌｌａ、ｌｌｂ
、ｔｉｃはスイッチで、信号１２，１３．１４が加えら
れる接点ａと再生信号３，４及び処理信号７が直接に加
えられる接点すとを有しており、このスイッチ１１ａ。
４及び処理信号７より遅延されている。ｌｌａ、ｌｌｂ
、ｔｉｃはスイッチで、信号１２，１３．１４が加えら
れる接点ａと再生信号３，４及び処理信号７が直接に加
えられる接点すとを有しており、このスイッチ１１ａ。
１１ｂ、ｌｌｃで夫々選択された信号１３゜１４．１５
又は再生信号３．４及び処理信号７は記録側のＰＣＭ録
再機８のダビング入力回路９に供給される。なお、メモ
リ回路１０ａ。
又は再生信号３．４及び処理信号７は記録側のＰＣＭ録
再機８のダビング入力回路９に供給される。なお、メモ
リ回路１０ａ。
１０ｂ、１０ｃの遅延時間はディジタル音声処理装置６
の処理時間と等しく選ばれている。
の処理時間と等しく選ばれている。
次に動作について説明する。第１図のように、スイッチ
ｌｌａ、ｆｉｂを接点ａ側に閉じ、スイッチｔｉｃを接
点す側に閉じると、再生信号３，４がメモリ回路１０ａ
、Ｊｏｂで遅延され、信号１２．１３となってスイッチ
１１ａ、ｌｌｂを介してダビング入力回路９に供給され
る。一方、再生信号５をディジタル音声処理装置６で処
理した処理信号７はそのままディジタル遅延装置１５を
通過し、スイッチ１１ｃを介してダビング入力回路９に
供給される。従って、ＰＣＭ録再機８においては、再生
信号３，４と処理信号７とが時間遅延されることなく磁
気テープ等に記録される。
ｌｌａ、ｆｉｂを接点ａ側に閉じ、スイッチｔｉｃを接
点す側に閉じると、再生信号３，４がメモリ回路１０ａ
、Ｊｏｂで遅延され、信号１２．１３となってスイッチ
１１ａ、ｌｌｂを介してダビング入力回路９に供給され
る。一方、再生信号５をディジタル音声処理装置６で処
理した処理信号７はそのままディジタル遅延装置１５を
通過し、スイッチ１１ｃを介してダビング入力回路９に
供給される。従って、ＰＣＭ録再機８においては、再生
信号３，４と処理信号７とが時間遅延されることなく磁
気テープ等に記録される。
また、再生信号３をディジタル音声処理装置６で処理し
、再生信号４，５をそのまま記録する場合は、ディジタ
ル音声処理装置６に再生信号３が通過するように配線変
更した後、スイッチｌｌａを接点す側に閉じると共に、
スイッチｊｉｂ、ｌｉｅを接点ａ側に閉じる。これによ
ってディジタル音声処理装置６からの処理信号がそのま
まダビング入力回路９に入力されると共に、再生信号４
．５がメモリ回路１０ｂ。
、再生信号４，５をそのまま記録する場合は、ディジタ
ル音声処理装置６に再生信号３が通過するように配線変
更した後、スイッチｌｌａを接点す側に閉じると共に、
スイッチｊｉｂ、ｌｉｅを接点ａ側に閉じる。これによ
ってディジタル音声処理装置６からの処理信号がそのま
まダビング入力回路９に入力されると共に、再生信号４
．５がメモリ回路１０ｂ。
１０ｃで遅延されてダビング入力回路９に供給される。
さらに再生信号４をディジタル音声処埋装置６で処理し
、再生信号３，５をそのまま記録する場合は、ディジタ
ル音声処理装置６に再生信号４が通過するように配線変
更した後、スイッチｌｌｂを接点す側に閉じると共に、
スイッチｌｌａ、ｔｉｃを接点ａ側に閉じればよい。
、再生信号３，５をそのまま記録する場合は、ディジタ
ル音声処理装置６に再生信号４が通過するように配線変
更した後、スイッチｌｌｂを接点す側に閉じると共に、
スイッチｌｌａ、ｔｉｃを接点ａ側に閉じればよい。
第２図は各メモリ回路１０ａ、１０ｂ。
１０ｃの構成例を示す図およびタイミングチャートであ
る。図において、２０は再生信号３．４．５を遅延時間
分だけ一時格納するメモリ、２１はメモリ２０の書き込
みおよび読み出しアドレスを与えるカウンタ、２２は遅
延時間を設定するスイッチ回路である。
る。図において、２０は再生信号３．４．５を遅延時間
分だけ一時格納するメモリ、２１はメモリ２０の書き込
みおよび読み出しアドレスを与えるカウンタ、２２は遅
延時間を設定するスイッチ回路である。
第２図（ａ）に示した回路の動作を第２図（ｂ）に示し
たタイミングチャートを参照して説明する。ここで、カ
ウンタ２１は、スイッチ回路２２で設定されたロード値
をロードし、その後にクロック信号をダウンカウントし
てカウント値を出力し、カウント値が０になったら再び
ロード値をロードするダウンカウンタである。クロック
信号はメモリ２０の読み出し／書き込み端子（Ｒ／Ｗ）
にも接続されている。そこで、クロック信号が高レベル
の時にはカウンタ２１の出力カウント値で指定されるア
ドレスからメモリ２０に格納されているデータを読み出
し、直後に同じアドレスに新たな再生信号３．４．５を
書き込む。この動作をスイッチ回路２２で設定されたロ
ード値の周期で繰り返すことにより、結局、再生信号３
，４．５はクロック信号のロード部分のパルス数に相当
する時間遅延を受ける。つまり、遅延時間はロード値に
クロック信号の周期を乗じた時間になるので、ロード値
の設定を変更すれば、遅延時間はクロック信号の分解能
で自由に設定できる。なお、第２図（ｂ）にはロード値
が４の場合の例が示されている。
たタイミングチャートを参照して説明する。ここで、カ
ウンタ２１は、スイッチ回路２２で設定されたロード値
をロードし、その後にクロック信号をダウンカウントし
てカウント値を出力し、カウント値が０になったら再び
ロード値をロードするダウンカウンタである。クロック
信号はメモリ２０の読み出し／書き込み端子（Ｒ／Ｗ）
にも接続されている。そこで、クロック信号が高レベル
の時にはカウンタ２１の出力カウント値で指定されるア
ドレスからメモリ２０に格納されているデータを読み出
し、直後に同じアドレスに新たな再生信号３．４．５を
書き込む。この動作をスイッチ回路２２で設定されたロ
ード値の周期で繰り返すことにより、結局、再生信号３
，４．５はクロック信号のロード部分のパルス数に相当
する時間遅延を受ける。つまり、遅延時間はロード値に
クロック信号の周期を乗じた時間になるので、ロード値
の設定を変更すれば、遅延時間はクロック信号の分解能
で自由に設定できる。なお、第２図（ｂ）にはロード値
が４の場合の例が示されている。
一方、ディジタル音声処理装置６の遅延量は、製造メー
カの規格値より知ることができ、規格値がない場合には
、ディジタル音声処理装置６の入力信号と出力信号とを
観測して比較すれば容易に知ることができる。
カの規格値より知ることができ、規格値がない場合には
、ディジタル音声処理装置６の入力信号と出力信号とを
観測して比較すれば容易に知ることができる。
なお、上記実施例では、ディジタル遅延装置１５を２台
のＰＣＭ録再機１．８の間に接続しているが、第３図に
示すように、ディジタル遅延装置１５を記録側のＰＣＭ
録再機８に内蔵させるか、又は第４図のように、ディジ
タル遅延装置１５を再生側のＰＣＭ録再機１に内蔵させ
るようにしてもよい。第１図の実施例では、ディジタル
遅延装置１５と２台のＰＣＭ録再機１．８とを接続する
ための配線数が多くなるが、第３図又は第４図の構成と
すれば、配線数を削減することができ、使い勝手が良く
なる。
のＰＣＭ録再機１．８の間に接続しているが、第３図に
示すように、ディジタル遅延装置１５を記録側のＰＣＭ
録再機８に内蔵させるか、又は第４図のように、ディジ
タル遅延装置１５を再生側のＰＣＭ録再機１に内蔵させ
るようにしてもよい。第１図の実施例では、ディジタル
遅延装置１５と２台のＰＣＭ録再機１．８とを接続する
ための配線数が多くなるが、第３図又は第４図の構成と
すれば、配線数を削減することができ、使い勝手が良く
なる。
以上のように、この発明によれば、複数の遅延回路を設
けると共に、各遅延回路の出力信号と人力信号とを切換
える複数のスイッチを設ける構成としたので、２台のＰ
ＣＭ録再機を用いて複数チャンネルのディジタル音声信
号のダビングを行う場合、特定チャンネルの再生信号の
音声処理等を行っても、この処理された信号と他の処理
されない信号とを時間遅延することなくダビングするこ
とができる効果がある。
けると共に、各遅延回路の出力信号と人力信号とを切換
える複数のスイッチを設ける構成としたので、２台のＰ
ＣＭ録再機を用いて複数チャンネルのディジタル音声信
号のダビングを行う場合、特定チャンネルの再生信号の
音声処理等を行っても、この処理された信号と他の処理
されない信号とを時間遅延することなくダビングするこ
とができる効果がある。
第１図はこの発明の一実施例によるディジタル遅延装置
を用いたダビングシステムを示すブロック図、第２図（
ａ）はメモリ回路の一例を示す回路図、第２図（ｂ）は
第２図（ａ）に示したメモリ回路の動作を示すタイミン
グチャート、第３図及び第４図はこの発明の他の実施例
によるディジタル遅延装置を用いたダビングシステムを
示すブロック図、第５図は従来のダビングシステムを示
すブロック図である。 １０ａ、１０ｂ、１０ｃはメモリ回路（遅延回路）、ｌ
ｌａ、ｌｌｂ、ｌｉｅはスイッチ、１２．１３．１４は
各メモリから読み出された信号、１５はディジタル遅延
装置。 なお、図中、同一符号は同一、又は相当部分を示す。 第 図 （ｂ）
を用いたダビングシステムを示すブロック図、第２図（
ａ）はメモリ回路の一例を示す回路図、第２図（ｂ）は
第２図（ａ）に示したメモリ回路の動作を示すタイミン
グチャート、第３図及び第４図はこの発明の他の実施例
によるディジタル遅延装置を用いたダビングシステムを
示すブロック図、第５図は従来のダビングシステムを示
すブロック図である。 １０ａ、１０ｂ、１０ｃはメモリ回路（遅延回路）、ｌ
ｌａ、ｌｌｂ、ｌｉｅはスイッチ、１２．１３．１４は
各メモリから読み出された信号、１５はディジタル遅延
装置。 なお、図中、同一符号は同一、又は相当部分を示す。 第 図 （ｂ）
Claims (1)
- 複数チャンネルのディジタル入力信号がチャンネル毎
に供給される複数の遅延回路と、各遅延回路から読み出
されたディジタル信号とこれと対応するチャンネルの上
記ディジタル入力信号との一方を選択する複数のスイッ
チとを備えたディジタル遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32373888A JPH02172064A (ja) | 1988-12-23 | 1988-12-23 | ディジタル遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32373888A JPH02172064A (ja) | 1988-12-23 | 1988-12-23 | ディジタル遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02172064A true JPH02172064A (ja) | 1990-07-03 |
Family
ID=18158061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32373888A Pending JPH02172064A (ja) | 1988-12-23 | 1988-12-23 | ディジタル遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02172064A (ja) |
-
1988
- 1988-12-23 JP JP32373888A patent/JPH02172064A/ja active Pending
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