JPH02172255A - 半導体集積回路実装方式 - Google Patents
半導体集積回路実装方式Info
- Publication number
- JPH02172255A JPH02172255A JP32580388A JP32580388A JPH02172255A JP H02172255 A JPH02172255 A JP H02172255A JP 32580388 A JP32580388 A JP 32580388A JP 32580388 A JP32580388 A JP 32580388A JP H02172255 A JPH02172255 A JP H02172255A
- Authority
- JP
- Japan
- Prior art keywords
- gates
- auxiliary gates
- spare
- integrated circuit
- auxiliary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビルディング・ブロック方式半導体集積回路
の実装方式に関する。
の実装方式に関する。
従来の技術では、例えば特開昭５７−１９０３４３号公
報に記載のように、半導体集積回路において、論理変更
対策用に予備ゲートを散在させ、予備ゲート間を相互に
配線し、論理変更時１こは配線層のマスクを変更し、こ
れに対応する方法があった・ 〔発明が解決しようとする課題〕 上記従来技術では、予備ゲートの配置は特に指定が無く
、自動配置プログラムにより、予備ゲートが近接配置さ
れた場合、配線チャンネルの余裕がなく、メタル層のみ
で、論理変更が行なえなくなる問題があった。
報に記載のように、半導体集積回路において、論理変更
対策用に予備ゲートを散在させ、予備ゲート間を相互に
配線し、論理変更時１こは配線層のマスクを変更し、こ
れに対応する方法があった・ 〔発明が解決しようとする課題〕 上記従来技術では、予備ゲートの配置は特に指定が無く
、自動配置プログラムにより、予備ゲートが近接配置さ
れた場合、配線チャンネルの余裕がなく、メタル層のみ
で、論理変更が行なえなくなる問題があった。
また、予備ゲートの選定が適切でないと、論理変更の時
、利用できるゲートが少ないという問題がある。
、利用できるゲートが少ないという問題がある。
本発明の目的は、半導体集積回路の論理変更を容易にし
、かつ、予備ゲートを有効に活用できるようにすること
にある。
、かつ、予備ゲートを有効に活用できるようにすること
にある。
上記目的は、ビルディング・ブロック方式半導体集積回
路において、回路全体を機能を考慮した複数のブロック
に分割し、矩形のブロック領域の四隅に予備ゲートを配
置し、また、直接配線される予備ゲート同士を、同一の
隅には配置させないこと、さらに予備ゲートとして使用
頻度の高いＮＡＮＤゲート、ＮＯＲゲート、ＮＯＴゲー
トを選定することにより、達成される。
路において、回路全体を機能を考慮した複数のブロック
に分割し、矩形のブロック領域の四隅に予備ゲートを配
置し、また、直接配線される予備ゲート同士を、同一の
隅には配置させないこと、さらに予備ゲートとして使用
頻度の高いＮＡＮＤゲート、ＮＯＲゲート、ＮＯＴゲー
トを選定することにより、達成される。
ブロック領域内の予備ゲートの配置は四隅とし、直接配
線される予備ゲート同士は同一の隅に配置させないこと
で、予備ゲート同士の間隔が大きくとれるため、配線は
拡散層ではなく、メタル層で行なわれる可能性が大きく
なり、小規模の論理変更ならば、メタル層マスクの変更
による予備ゲートの活用・ゲート間配線の変更により対
処できる。
線される予備ゲート同士は同一の隅に配置させないこと
で、予備ゲート同士の間隔が大きくとれるため、配線は
拡散層ではなく、メタル層で行なわれる可能性が大きく
なり、小規模の論理変更ならば、メタル層マスクの変更
による予備ゲートの活用・ゲート間配線の変更により対
処できる。
以下、本発明の一実施例を図面により説明する。
第２図において、半導体集積回路チップ７には、複数の
ブロック８が配列されている。ブロック８の形状は矩形
である。ブロック８の間は、ブロック間配線９で接続す
る。
ブロック８が配列されている。ブロック８の形状は矩形
である。ブロック８の間は、ブロック間配線９で接続す
る。
第１図において、ブロック１は、第２のブロック８を取
り出し、内部構成を示したものである。
り出し、内部構成を示したものである。
ブロック１は、セル２の複数個の組み合わせで構成され
ている。セル２は、トランジスタ、抵抗、コンデンサを
組み合わせたもので、機能としては、１個あるいは、複
数個の論理ゲートを有する。ブロック１内において、セ
ル２は列状に配列されており、セル列４と称する。セル
２の間は、ブロック内配線５で接続する。
ている。セル２は、トランジスタ、抵抗、コンデンサを
組み合わせたもので、機能としては、１個あるいは、複
数個の論理ゲートを有する。ブロック１内において、セ
ル２は列状に配列されており、セル列４と称する。セル
２の間は、ブロック内配線５で接続する。
第１図により、本発明を説明する。予備セル３は、ブロ
ック１の四隅に配置する。予備セル３の間は、相互に予
備セル間のブロック配線６で接続する。直接信号のつな
がる予備セル３同士は、ブロック１の同じ隅には配置し
ない。このように予備セル３を配置することで、セル列
４を飛び越えた配線が必要になり、予備セル間のブロッ
ク内配線は６は、拡散層を使用せず、メタル層が使用さ
れる。
ック１の四隅に配置する。予備セル３の間は、相互に予
備セル間のブロック配線６で接続する。直接信号のつな
がる予備セル３同士は、ブロック１の同じ隅には配置し
ない。このように予備セル３を配置することで、セル列
４を飛び越えた配線が必要になり、予備セル間のブロッ
ク内配線は６は、拡散層を使用せず、メタル層が使用さ
れる。
本発明によれば、ビルディング・ブロック方式半導体集
積回路の論理変更を行なう必要が生じた時、予備ゲート
で足りる範囲の変更ならば、予備ゲート間は相互にメタ
ル層のみで配線されているので、拡散層は従来通りで、
メタル層の配線のみを変更し、論理変更に対処できる。
積回路の論理変更を行なう必要が生じた時、予備ゲート
で足りる範囲の変更ならば、予備ゲート間は相互にメタ
ル層のみで配線されているので、拡散層は従来通りで、
メタル層の配線のみを変更し、論理変更に対処できる。
また、予備ゲートとして、使用頻度の高いＮＡＮＤゲー
ト、ＮＯＲゲート、ＮＯＴゲートを選定したので、論理
変更で使用できない予備ゲートが生じる可能性が少なく
、半導体集積回路を拡散層から作り直し、ゲートを追加
する必要性が減少する。
ト、ＮＯＲゲート、ＮＯＴゲートを選定したので、論理
変更で使用できない予備ゲートが生じる可能性が少なく
、半導体集積回路を拡散層から作り直し、ゲートを追加
する必要性が減少する。
以上により、半導体集積回路の論理変更に要する期間お
よび費用の大幅低減が可能になる。
よび費用の大幅低減が可能になる。
第１図は本発明の一実施例の半導体集積回路のブロック
構成図、第２図は半導体集積回路の構成図である、 １・・・ブロック、２・・・セル、３・・・予備セル、
４・・・セル列、５・・・ブロック内線、６・・・予備
セル間のブロック内配線、７・・・半導体集積回路チッ
プ、８・・・ブロック、９・・・ブロック間配線。 纂１図 ８−７パロ・ツク 美 ２ ダ
構成図、第２図は半導体集積回路の構成図である、 １・・・ブロック、２・・・セル、３・・・予備セル、
４・・・セル列、５・・・ブロック内線、６・・・予備
セル間のブロック内配線、７・・・半導体集積回路チッ
プ、８・・・ブロック、９・・・ブロック間配線。 纂１図 ８−７パロ・ツク 美 ２ ダ
Claims (1)
- １、多数のゲートを相互に接続した半導体集積回路にお
いて、前記ゲートの一部を予備ゲートとし、前記予備ゲ
ート相互間を配線により接続し、前記予備ゲートは、前
記半導体集積回路を機能毎に矩形をした複数のブロック
に分割した前記ブロックの四隅に配置し、前記予備ゲー
トとしてＮＡＮＤ、ＮＯＲ、ＮＯＴの機能を有するゲー
トを用意したことを特徴とする半導体集積回路実装方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32580388A JPH02172255A (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路実装方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32580388A JPH02172255A (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路実装方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02172255A true JPH02172255A (ja) | 1990-07-03 |
Family
ID=18180769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32580388A Pending JPH02172255A (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路実装方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02172255A (ja) |
-
1988
- 1988-12-26 JP JP32580388A patent/JPH02172255A/ja active Pending
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