JPH02172261A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02172261A JPH02172261A JP63326504A JP32650488A JPH02172261A JP H02172261 A JPH02172261 A JP H02172261A JP 63326504 A JP63326504 A JP 63326504A JP 32650488 A JP32650488 A JP 32650488A JP H02172261 A JPH02172261 A JP H02172261A
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- hole
- wiring
- layer wiring
- forming
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/435—Cross-sectional shapes or dispositions of interconnections
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置の製造方法に関し、特に、多層
配線を有する半導体装置の製造方法に関する。
配線を有する半導体装置の製造方法に関する。
［従来の技術］
半導体装置の高＃＆積化のためには、多重配線技術は不
可欠のものであるが、多層配線は基板表面の凹凸を著し
くし、上層配線の被着性を悪化させる。そこで、表面を
平坦化し上層配線の被着性を改善するために塗布法によ
る絶縁膜を層間絶縁膜の全部あるいは一部に用いる方法
が提案され採用されている。塗布法による絶縁膜として
は、ｓ。
可欠のものであるが、多層配線は基板表面の凹凸を著し
くし、上層配線の被着性を悪化させる。そこで、表面を
平坦化し上層配線の被着性を改善するために塗布法によ
る絶縁膜を層間絶縁膜の全部あるいは一部に用いる方法
が提案され採用されている。塗布法による絶縁膜として
は、ｓ。
Ｇｉと呼ばれる無機シリコン化合物を用いて形成するも
のや、特開昭５８−１２４２４６号公報等で提案された
有機シリコン化合物を用いて形成するものが知られてい
る。そのような従来技術の一例を第３図により説明する
。半導体基板上の酸化膜３０１上に下層配線３０２ａ、
３０２ｂを形成し、その上に、第１のＣＶＤ絶縁［３０
４、Ｌｌ布形成絶縁膜３０５を形成する。塗布形成絶縁
膜３０５にエッチバックを施して凹部にのみこの膜が残
るようにする０次に、第２のＣＶＤ絶縁膜３０６を形成
し、必要箇所にスルーホール３０７を形成する。続いて
、スルーホール３０７を介して下層配線３０２ａ、３０
２ｂと接続する上層配線（図示なし）を形成する。
のや、特開昭５８−１２４２４６号公報等で提案された
有機シリコン化合物を用いて形成するものが知られてい
る。そのような従来技術の一例を第３図により説明する
。半導体基板上の酸化膜３０１上に下層配線３０２ａ、
３０２ｂを形成し、その上に、第１のＣＶＤ絶縁［３０
４、Ｌｌ布形成絶縁膜３０５を形成する。塗布形成絶縁
膜３０５にエッチバックを施して凹部にのみこの膜が残
るようにする０次に、第２のＣＶＤ絶縁膜３０６を形成
し、必要箇所にスルーホール３０７を形成する。続いて
、スルーホール３０７を介して下層配線３０２ａ、３０
２ｂと接続する上層配線（図示なし）を形成する。
［発明が解決しようとする問題点］
上記従来例の工程で塗布形成絶縁膜３０５に対してエッ
チバックを行っているのは、この膜がスルーホール３０
７内に露出しないようにするためである。スルーホール
を形成した際に、この膜がスルーホール部に露出してい
ると、露出部から脱水反応に伴うＨ，Ｏなとのアウトガ
スが発生し、これが配線を腐食する恐れがある。しかる
に、般に塗布形成絶縁膜は幅の狭い配線上では薄く形成
され幅の広い配線上では厚く形成される傾向にある。そ
のため、第３図に示した例で幅の狭い下層配線３０２ａ
上の塗布形成絶縁膜を完全に除去する条件でエッチバッ
クを行っても、幅の広い下層配線３０２ｂ上にはなお相
当量の絶縁膜３０５が残存してしまう。従って、ここに
スルーホール３０７を形成するとスルーホール内壁に絶
縁１１！３０５が露出し、これが配線に対して悪影響を
及ぼす、逆に、幅の広い配線３０２ｂ上の塗布形成絶縁
ＩＩＩ ３０５を完全に除去する条件でエッチバックを
行うと、幅の狭い部分で絶縁膜がオーバーエッチされて
しまい、また、凹部の塗布形成絶縁膜が目減りしてこの
膜が平坦化機能を果たさなくなってしまう。
チバックを行っているのは、この膜がスルーホール３０
７内に露出しないようにするためである。スルーホール
を形成した際に、この膜がスルーホール部に露出してい
ると、露出部から脱水反応に伴うＨ，Ｏなとのアウトガ
スが発生し、これが配線を腐食する恐れがある。しかる
に、般に塗布形成絶縁膜は幅の狭い配線上では薄く形成
され幅の広い配線上では厚く形成される傾向にある。そ
のため、第３図に示した例で幅の狭い下層配線３０２ａ
上の塗布形成絶縁膜を完全に除去する条件でエッチバッ
クを行っても、幅の広い下層配線３０２ｂ上にはなお相
当量の絶縁膜３０５が残存してしまう。従って、ここに
スルーホール３０７を形成するとスルーホール内壁に絶
縁１１！３０５が露出し、これが配線に対して悪影響を
及ぼす、逆に、幅の広い配線３０２ｂ上の塗布形成絶縁
ＩＩＩ ３０５を完全に除去する条件でエッチバックを
行うと、幅の狭い部分で絶縁膜がオーバーエッチされて
しまい、また、凹部の塗布形成絶縁膜が目減りしてこの
膜が平坦化機能を果たさなくなってしまう。
［間層点を解決するための手段］
本発明の半導体装置の製造方法は、幅の広い下層配線上
のスルーホール形成予定箇所を囲んで下層配線の抜きパ
ターンを形成し、その後、下層配線を覆って、第１のＣ
ＶＤ絶縁膜、塗布形成絶縁膜および第２のＣＶＤ絶縁膜
からなる眉間絶縁膜を形成し、該眉間絶縁膜にスルーホ
ールを形成した後、スルーホールを介して下層配線と接
続する上層配線を形成するものである。
のスルーホール形成予定箇所を囲んで下層配線の抜きパ
ターンを形成し、その後、下層配線を覆って、第１のＣ
ＶＤ絶縁膜、塗布形成絶縁膜および第２のＣＶＤ絶縁膜
からなる眉間絶縁膜を形成し、該眉間絶縁膜にスルーホ
ールを形成した後、スルーホールを介して下層配線と接
続する上層配線を形成するものである。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（Ａ）は、本発明に従って製造された多層配線の
平面図であり（但し、層間絶縁膜は省略されている）、
また、第１図（Ｂ）〜（Ｄ）は、第１図（Ａ）のｂ−ｂ
線断面における製造工程順に示した断面図である。
平面図であり（但し、層間絶縁膜は省略されている）、
また、第１図（Ｂ）〜（Ｄ）は、第１図（Ａ）のｂ−ｂ
線断面における製造工程順に示した断面図である。
まず、第１図（Ａ）、（Ｂ）に示すように、半導体基板
上の酸化膜１０１上に下層配線１０２を形成するが、こ
の際電源供給線、接地電位線など幅の広い配線上でスル
ーホールを開口する箇所の近傍には下層配線の抜きパタ
ーン１０３をあらかじめ形成しておく、これは、下層配
線バターニングの際のフォトマスクをこのような抜きパ
ターン形状にしておくことによって形成できる。抜きパ
ターンの形状は、使用する塗布膜形成材の粘度、形成膜
厚によって！＆適値は変ってくるが、おおむね２．０〜
３．０μｍ幅でスルーホール形成箇所を囲むように形成
しておく。
上の酸化膜１０１上に下層配線１０２を形成するが、こ
の際電源供給線、接地電位線など幅の広い配線上でスル
ーホールを開口する箇所の近傍には下層配線の抜きパタ
ーン１０３をあらかじめ形成しておく、これは、下層配
線バターニングの際のフォトマスクをこのような抜きパ
ターン形状にしておくことによって形成できる。抜きパ
ターンの形状は、使用する塗布膜形成材の粘度、形成膜
厚によって！＆適値は変ってくるが、おおむね２．０〜
３．０μｍ幅でスルーホール形成箇所を囲むように形成
しておく。
次に、下層配線１０２上に第１のＣＶＤ絶縁膜１０４を
成長させ、さらにその上に回転塗布法により絶縁膜１０
５を形成する。ここで下層配線の膜厚が０．５〜１．０
μｍのとき、ＣＶＤ絶縁膜の膜厚は０．２〜０．５μｍ
に設定し、塗布形成絶縁膜の膜厚は２μｍ間隔の下層配
線段差が完全に埋まりかつ平坦部で０．２〜０．３μｍ
程度になるよう、塗布膜形状材の粘度と塗布回転数を選
択する。ここで、一般に塗布形成絶縁膜は、下層配線の
狭い部分では薄く、広い部分では厚く残るため半導体装
置内部のすべての下層配線上では一様にはなっていない
、しかし、第１図（Ａ）に示すような下層配線の抜きパ
ターン１０３を広い配線のスルーホール形成予定位置近
傍に作っておくことにより、ここでの塗布膜の塗布特性
が狭い配線上のそれと同等になるため、抜きパターンに
囲まれた下層配線上の塗布膜厚Ｄ１は、広い下層配線上
の塗布膜厚Ｄ２に比較して薄く形成される。
成長させ、さらにその上に回転塗布法により絶縁膜１０
５を形成する。ここで下層配線の膜厚が０．５〜１．０
μｍのとき、ＣＶＤ絶縁膜の膜厚は０．２〜０．５μｍ
に設定し、塗布形成絶縁膜の膜厚は２μｍ間隔の下層配
線段差が完全に埋まりかつ平坦部で０．２〜０．３μｍ
程度になるよう、塗布膜形状材の粘度と塗布回転数を選
択する。ここで、一般に塗布形成絶縁膜は、下層配線の
狭い部分では薄く、広い部分では厚く残るため半導体装
置内部のすべての下層配線上では一様にはなっていない
、しかし、第１図（Ａ）に示すような下層配線の抜きパ
ターン１０３を広い配線のスルーホール形成予定位置近
傍に作っておくことにより、ここでの塗布膜の塗布特性
が狭い配線上のそれと同等になるため、抜きパターンに
囲まれた下層配線上の塗布膜厚Ｄ１は、広い下層配線上
の塗布膜厚Ｄ２に比較して薄く形成される。
次に、塗布形成絶縁膜１０５に対し全面的にエッチバッ
クを行い、狭い配線上の塗布形成絶縁膜を完全に除去す
る。このとき、広い下層配線上のスルーホール形成予定
箇所は、抜きパターン１０３により塗布形成絶縁膜の膜
厚が狭い配線上と同等程度に薄くなっているため、ここ
での塗布形成絶縁膜は除去される。ここでエッチバック
法としては、ＣＦ４、Ｈ２ガスによるリアクティブイオ
ンエッチ法が適用される。この上に第２のＣＶＤ絶縁ｌ
Ｂ１１０６を膜厚０ 、２〜０ 、５ μｍに成長せし
め、層間絶縁膜が完成する［第１図（Ｃ）］。
クを行い、狭い配線上の塗布形成絶縁膜を完全に除去す
る。このとき、広い下層配線上のスルーホール形成予定
箇所は、抜きパターン１０３により塗布形成絶縁膜の膜
厚が狭い配線上と同等程度に薄くなっているため、ここ
での塗布形成絶縁膜は除去される。ここでエッチバック
法としては、ＣＦ４、Ｈ２ガスによるリアクティブイオ
ンエッチ法が適用される。この上に第２のＣＶＤ絶縁ｌ
Ｂ１１０６を膜厚０ 、２〜０ 、５ μｍに成長せし
め、層間絶縁膜が完成する［第１図（Ｃ）］。
次に、第１図（Ｄ）に示すように、スルーホール１０７
を従来のフォトエツチング技術を用いて形成し、上層配
線金属をスパッタ法等で被着し、これをパターニングし
て上層配線１０８を形成する。上記のスルーホール形成
工程において、下層配線幅の広い箇所でもスルーホール
開口部に塗布形成絶縁膜の露出はなく、スパッタ時ある
いはその後の工程での加熱によりこの膜からのアウトガ
スの発生はないので、ここで配線が腐食されることはな
い。
を従来のフォトエツチング技術を用いて形成し、上層配
線金属をスパッタ法等で被着し、これをパターニングし
て上層配線１０８を形成する。上記のスルーホール形成
工程において、下層配線幅の広い箇所でもスルーホール
開口部に塗布形成絶縁膜の露出はなく、スパッタ時ある
いはその後の工程での加熱によりこの膜からのアウトガ
スの発生はないので、ここで配線が腐食されることはな
い。
第２図は、本発明の他の実施例によって製造された多層
配線の平面図である。電源供給線等幅の広い下層配線１
０２に対し、大電流を流すなどの理由から面積の大きい
スルーボールを開口する必要がある場合、スルーホール
面積を大きくとると下層配線のスルーホール座も大きく
する必要があり、下層配線上の塗布形成絶縁膜が残りや
すくなる。これに対し、この実施例ではスルーホール１
０７を小さく複数個に分割し、各スルーホールの周囲に
下層配線の抜きパターン１０３を配置することにより、
スルーホールに塗布形成絶縁膜が露出することのない、
等価的に大面積のスルーホールを形成している。
配線の平面図である。電源供給線等幅の広い下層配線１
０２に対し、大電流を流すなどの理由から面積の大きい
スルーボールを開口する必要がある場合、スルーホール
面積を大きくとると下層配線のスルーホール座も大きく
する必要があり、下層配線上の塗布形成絶縁膜が残りや
すくなる。これに対し、この実施例ではスルーホール１
０７を小さく複数個に分割し、各スルーホールの周囲に
下層配線の抜きパターン１０３を配置することにより、
スルーホールに塗布形成絶縁膜が露出することのない、
等価的に大面積のスルーホールを形成している。
［発明の効果］
以上説明したように、本発明は、幅の広い下層配線のス
ルーホール形成予定箇所の近傍に下層配線の抜きパター
ンを形成し、眉間絶縁膜の一部に回転塗布法による絶縁
膜を形成するものであるので、本発明によれば、下層配
線の寸法如何に拘らずスルーホール開口へ塗布形成絶縁
膜が露出することがなくなり、信頼性の高い多層配線を
形成することができる。
ルーホール形成予定箇所の近傍に下層配線の抜きパター
ンを形成し、眉間絶縁膜の一部に回転塗布法による絶縁
膜を形成するものであるので、本発明によれば、下層配
線の寸法如何に拘らずスルーホール開口へ塗布形成絶縁
膜が露出することがなくなり、信頼性の高い多層配線を
形成することができる。
第１図（Ａ）、第２図は、それぞれ、本発明の実施例に
よって製造された半導体装置の平面図、第１図（Ｂ）〜
（Ｃ）は、第１図のｂ−ｂ線断面における、本発明の一
実施例を示す工程段階図、第３図は、従来例を示す断面
図である。 １０１．３０１・・・・・・半導体基板上の酸化膜、１
０２・・・・・・下層配線、 ３０２ａ・・・・・・幅
の狭い下層配線、 ３０２ｂ・・・・・・幅の広い下層
配線、 １０３・・・・・・下層配線の抜きパターン、
１０４．３０４・・・・・・第１のＣＶＤ絶縁膜、
１０５．３０５・・・・・・塗布形成絶縁膜、 １０
６．３０６・・・・・・第２のＣＶＤ絶縁膜、 １０７
．３０７・・・・・・スルーホール、 １０８・・・・
・・上層配線。 第２図
よって製造された半導体装置の平面図、第１図（Ｂ）〜
（Ｃ）は、第１図のｂ−ｂ線断面における、本発明の一
実施例を示す工程段階図、第３図は、従来例を示す断面
図である。 １０１．３０１・・・・・・半導体基板上の酸化膜、１
０２・・・・・・下層配線、 ３０２ａ・・・・・・幅
の狭い下層配線、 ３０２ｂ・・・・・・幅の広い下層
配線、 １０３・・・・・・下層配線の抜きパターン、
１０４．３０４・・・・・・第１のＣＶＤ絶縁膜、
１０５．３０５・・・・・・塗布形成絶縁膜、 １０
６．３０６・・・・・・第２のＣＶＤ絶縁膜、 １０７
．３０７・・・・・・スルーホール、 １０８・・・・
・・上層配線。 第２図
Claims (1)
- スルーホール形成予定箇所を有する幅の狭い配線部と
スルーホール形成予定箇所を有し該スルーホール形成予
定箇所の周囲に少なくとも１個の抜きパターンを有する
幅の広い配線部を備える下層配線を半導体基板上に形成
する工程と、その上に気相成長法を用いて第１の絶縁膜
を形成する工程と、回転塗布法を用いて第２の絶縁膜を
形成する工程と、気相成長法を用いて第３の絶縁膜を形
成する工程と、該第３の絶縁膜表面から前記下層配線の
前記スルーホール形成予定箇所に達するスルーホールを
形成する工程と、該スルーホールを介して前記下層配線
と接続する上層配線を形成する工程とを具備することを
特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326504A JPH02172261A (ja) | 1988-12-25 | 1988-12-25 | 半導体装置の製造方法 |
| US07/454,709 US4970177A (en) | 1988-12-25 | 1989-12-21 | Multi-level semiconductor structure and process of fabricating thereof |
| US07/594,645 US5045917A (en) | 1988-12-25 | 1990-10-09 | Multi-level semiconductor structure and process of fabricating thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326504A JPH02172261A (ja) | 1988-12-25 | 1988-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02172261A true JPH02172261A (ja) | 1990-07-03 |
Family
ID=18188570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326504A Pending JPH02172261A (ja) | 1988-12-25 | 1988-12-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4970177A (ja) |
| JP (1) | JPH02172261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161720A (ja) * | 1993-12-10 | 1995-06-23 | Nec Corp | 半導体装置及びその製造方法 |
| JPH07273195A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体装置 |
| JPH09199587A (ja) * | 1996-01-12 | 1997-07-31 | Nec Corp | 半導体装置 |
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|---|---|---|---|---|
| US5122859A (en) * | 1990-06-29 | 1992-06-16 | Texas Instruments Incorporated | Iterative self-aligned contact metallization process |
| US5049525A (en) * | 1990-06-29 | 1991-09-17 | Texas Instruments Incorporated | Iterative self-aligned contact metallization process |
| JPH0482263A (ja) * | 1990-07-25 | 1992-03-16 | Sharp Corp | 半導体記憶装置 |
| JPH05235184A (ja) * | 1992-02-26 | 1993-09-10 | Nec Corp | 半導体装置の多層配線構造体の製造方法 |
| US5639688A (en) * | 1993-05-21 | 1997-06-17 | Harris Corporation | Method of making integrated circuit structure with narrow line widths |
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| JPS63250156A (ja) * | 1987-04-07 | 1988-10-18 | Nec Corp | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2599714B2 (ja) * | 1987-04-20 | 1997-04-16 | 富士通株式会社 | 半導体装置の製造方法 |
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-
1988
- 1988-12-25 JP JP63326504A patent/JPH02172261A/ja active Pending
-
1989
- 1989-12-21 US US07/454,709 patent/US4970177A/en not_active Expired - Lifetime
-
1990
- 1990-10-09 US US07/594,645 patent/US5045917A/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5045917A (en) | 1991-09-03 |
| US4970177A (en) | 1990-11-13 |
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