JPH0482263A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0482263A
JPH0482263A JP2196562A JP19656290A JPH0482263A JP H0482263 A JPH0482263 A JP H0482263A JP 2196562 A JP2196562 A JP 2196562A JP 19656290 A JP19656290 A JP 19656290A JP H0482263 A JPH0482263 A JP H0482263A
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JP
Japan
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cell array
peripheral circuit
section
memory cell
film
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JP2196562A
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English (en)
Inventor
Masahiko Yanagi
雅彦 柳
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

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  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、メモリセルアレイ部と周辺回路部とを有する
半導体記憶装置（ＤＲＡＭ、ＳＲＡＭ等）に関するもの
である。
〈従来の技術〉 メモ！ＪＬＳＩは高集積化に伴い、３次元構造化が進ん
でいる。そのため、メモリセルアレイ部はますます高く
なっている。これにより、デコーダ、センスアンプ、入
出力バッファ等の周辺回路部と、メモリセルアレイ部の
高さの差が大きくなり、段差が大きくなっている。その
ために、メモリセルアレイ部と周辺回路部にまたがった
配線の微細加工が問題となっている。
上記段差を低減するために、従来に於いては、予めメモ
リセルアレイ部の基板を堀り下げる方法が採られている
。
第２図（１）に示すように、周辺回路部をＳｉ３Ｎ４膜
でマヌクして、熱酸化法によりメモリセルアレイ部のみ
を酸化する。
図に於いて、１はＳｉ　基板、２は５ｉ０２膜である。
続いて、ＨＦ溶液中で上記５ｔ（ｈ　　膜を除去すると
、メモリセルアレイ部のみを堀シ下げることができる（
第２図（２））。その後、メモリセル構造、周辺回路部
のトランジヌタ形成までを行う。
そして、メモリセルアレイ部と周辺回路部の境界部の平
滑化をＢＰＳＧフローで行う（第２図（３））。
第２図（３）に於いて、ｄ２は配線工程前までの段差、
３はＢＰＳＧ膜である。その後に、第２図（４）に示す
ようにメタル配線４の形成を行う。
〈発明が解決しようとする課題〉 Ｓｉ　基板を堀り下げる方法は基板に対するダメージが
問題となる。従来技術で説明した例では、熱酸化するこ
とで、Ｓｉ　　基板を堀り下けているが、酸化するとき
に大きなストレスが８１　基板にかかってしまう。また
、深く堀ジ下げるためには長時間の処理時間が必要とな
る。
く課題を解決するための手段・作用〉 本発明は、メモリセルアレイ部の基板を堀り下げる代わ
りに、メタル配線工程前に、周辺回路部をかさ上げする
方法をとる。すなわち、本発明の半導体記憶装置は、メ
モリセルアレイ部と周辺回路部とを有する半導体記憶装
置に於いて、上記周辺回路部に、上記メモリセルアレイ
部との間の段差低減用のダミーパターンを形成するもの
である。
例えば、上記かさ上げ用のダミーにＰＳＧの堆積膜を使
用し、ダミーのＰＳＧを堆積する前に、ＢＰＳＧを堆積
し、ＢＰＳＧフローを行い、レジヌトマスクを使い、メ
モリセルアレイ部だけをバッファーフッ酸でエツチング
して、周辺回路部上にＰＳＧ膜を残して段差を解消する
。
〈実施例〉 以下、実施例に基づいて本発明の詳細な説明する。
第１図山に示すように、配線工程の前までは従来通りの
工程を進める。図に於いて、１１はＲＡＭセルプレイ部
、１２は周辺回路部、ｄｌはＲＡＭセルアレイ部３次元
構造による段差、１３はＢＰＳＧ膜であるっ次に、第１
図（２）に示すように、ＰＳＧ膜】４を堆積形成する。
このＰＳＧ膜１４は、ＲＡＭセルアレ４部１１と周辺回
路部１２の高さの差の厚さだけ堆積する（１．０〜１．
５μｍ）。
そして、フォトレジスト１５を塗布して、露光・現像を
行った後に、バッファーフッ酸にてエツチングする。こ
の時、バッファーフッ酸に対するエツチングレートは、
ＰＳＧの方がＢＰＳＧより１０倍前後大きいために、Ｒ
ＡＭセルアレイ部では、ＢＰＳＧ膜１３ｉエッチングス
）７バートシて利用できる。このため、エツチングを過
剰に行ってもＲＡＭセルアレイ部の膜ベジは少ない。結
果として、第１図（３）に示すような形状が得られる。
レジヌ１−１５を除去した後に、バイアスＥＣＲＣＶＤ
によυ５ｉＯｚ膜１６を平坦化しながら堆積する。
これによって、周辺回路部との境界部を平滑化する。こ
れにより、第１図（４）に示すような形状になる。その
後、第１図（５）に示すようにメタル配線１７を形成す
る。
上記実施例に於いては、段差低減用のダミーにＰＳＧ膜
を使用する構成としているが、他の堆積膜等を使用する
構成でもよいことは言うまでもない。
〈発明の効果〉 以上詳細に説明したように、本発明によれば、従来の問
題点を解決できる、極めて有用な段差低減用構造を提供
することができるものである。
【図面の簡単な説明】
第１図は本発明に係る半導体記憶装置の製造工程図、第
２図は従来の半導体記憶装置の製造工程図である。 符号の説明 １１　：ＲＡＭセルアレイ部、　　１２：周辺回路部、
　１３：ＢＰＳＧ膜、　１４：ＰｓＧ膜、１５：フォト
レジスト、　　１６：５ｉＯｚ膜、１７：メタル配線。

Claims (1)

    【特許請求の範囲】
  1. １、メモリセルアレイ部と周辺回路部とを有する半導体
    記憶装置に於いて、上記周辺回路部に、上記メモリセル
    アレイ部との段差低減用ダミーパターンを形成して成る
    ことを特徴とする半導体記憶装置。
JP2196562A 1990-07-25 1990-07-25 半導体記憶装置 Pending JPH0482263A (ja)

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