JPH02174157A - スイッチトキャパシタフィルタ用マスタスライスおよびスイッチトキャパシタフィルタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、スイッチトキャバシタフイルタ用マスタスラ
イスおよびそれを用いたスイッチトキャパシタフィルタ
の製造方法に関するものである。

［従来の技術］ 一敗にスイッチトキャバシタフイルタは、コンデンサと
アナログスイッチとＭＯＳＦＥＴによる演算増幅器とを
、所望のフィルタ特性を有するように適宜組合せて構成
したものであって、これら各部品をモノリシック集積化
することで、ひとつの集積回路チップの形で実現されて
いる。

かかるスイッチトキャバシタフイルタとしては、その性
質上、種々の特性のものが要求されており、標準仕様の
汎用品の形で集積回路チップとして構成することが難し
い。すなわち、所望するフィルタ特性にあわせて、最初
から設計し、各部品のレイアウトを定め、それに基づい
てホトマスクを準備して集積回路チップを製造していた
。

かかるフルカスタムＬＳＩによるスイッチトキャパシタ
フィルタでは、スイッチトキャパシタフィルタのコスト
が高くつき、所望の特性をもつスイッチトキャパシタフ
ィルタを得るのに長い期間を要していた。

これに対して、セミカスタムＬＳＩのひとつとして、マ
スタスライス方式を採用してスイッチトキャパシタフィ
ルタを構成することも考えられる。

すなわち、ＬＳＩ基板上に所定個数の単位キャパシタン
スをあらかじめ定めた個所に形成しておき、これらキャ
パシタンス間の配線設計を追加して行うことによって、
スイッチトキャパシタフィルタを構成する。

［発明が解決しようとする課題］ この場合には、配線の自由度が低く、したがって、配線
長が長くならざるを得ないと共に、スイッチトキャパシ
タフィルタ特性を設計する自由度が低い。スイッチトキ
ャパシタフィルタ特性の自由度を高めるためには、多数
の単位キャパシタンスをあうかしめ用意しておく必要が
あるが、そのためには、キャパシタンスエリアをあらか
じめ広く定めておくこことが必要になる。換言すると、
１つのスイッチトキャパシタフィルタチップにおけるキ
ャパシタの大きさが制限されてしまい、上述したように
スイッチトキャパシタフィルタ設計の自由度がイ氏いこ
とになる。なお、フルカスタムＬＳＩにおいては、配線
長は短くてすむものの、設計の自由度は全くないところ
は上述した通りである。

そこで、本発明の目的は、上述した従来のマスタスライ
ス方式の欠点の解決を目指し、種々の特性のスイッチト
キャパシタフィルタを自由度高く設計することのできる
スイッチトキャパシタフィルタ用マスタスライスを提供
することにある。

本発明の他の目的は、上述したスイッチトキャパシタフ
ィルタ用マスタスライスを用いて種々の特性のスイッチ
トキャパシタフィルタを設計の自由度を高くして製造す
るスイッチトキャパシタフィルタの製造方法を提供する
ことにある。

［課題を解決するための手段１ このような目的を達成するために、本発明スイッチトキ
ャパシタフィルタ用マスタスライスは、基板上に、複数
種類のスイッチトキャパシタフィルタで用いる演算増幅
器を形成する第１領域と、複数種類のスイッチトキャバ
シタフイルタのうちのいずれか一のスイッチトキャパシ
タフィルタで用いるアナログスイッチを形成する第２領
域と、のスイッチトキャバシタフイルタで用いるキャパ
シタンスを形成する第３領域とを設け、第１領域には、
複数種類のスイッチトキャバシタフイルタに対応できる
ようにあらかじめ定めた個数の演算増幅器をあらかじめ
定めた位置に配設するようにフィールド絶縁膜で限界さ
れた複数のアクティブ部分を設け、複数のアクティブ層
の各々の上にゲート絶縁膜を配置し、第２領域には、複
数種類のスイッチトキャバシタフイルタのいずれにも応
じてアナログスイッチを構成できるようにフィールド絶
縁物膜で限界された複数のアクティブ部分を設け、複数
のアクティブ部分の各々の上にゲート酸化膜を配置し、
第１および第２領域におけるフィールド絶縁膜およびゲ
ート絶縁膜を覆って電極形成用導電Ｉ摸を配置したこと
を特徴とする。

本発明スイッチトキャパシタフィルタの製造方法は、上
述したマスタスライスを用い、第１領域においては演算
増幅器のためのパターンで、および第２領域においては
アナログスイッチのためのパターンで、電極形成用導電
膜に対して、パターンニングを施し、それぞれ、演算増
幅器のＭＯＳＦＥＴのゲート電極、アナログスイッチの
ＭＯＳＦＥＴのゲート電極およびキャパシタンスの下側
電極を形成し、第１および第２領域におけるアクティブ
部分に演算増幅器のＭＯＳＦＥＴおよびアナログスイッ
チのＭＯＳＦＥＴのソースおよびドレインを形成するた
めの拡散領域を形成し、ゲート電極、下側電極、前記ア
クティブ部分の露出表面およびフィールド絶縁膜のすべ
ての表面を覆って、絶縁膜を被着し、被着された絶縁膜
のうち、下側電極に対応する個所の上にキャパシタンス
の上側電極を形成し、絶縁膜および上側電極を覆って層
間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形
成し、コンタクトホールを介して、演算増幅器のＭＯＳ
ＦＥＴ、アナログスイッチのＭＯＳＦＥＴおよびキャパ
シタンスの接続を行う配線層を形成し、配線層により一
のスイッチトキャパシタフィルタの回路接続を行うこと
を特徴とする。

本発明スイッチトキャバシタフイルタ用マスタスライス
の他の形態は、基板上に、複数種類のスイッチトキャパ
シタフィルタで用いる演算増幅器を形成する第１領域と
、複数種類のスイッチトキャパシタフィルタのうちのい
ずれか一のスイッチトキャパシタフィルタで用いるアナ
ログスイッチを形成する第２領域と、一のスイッチトキ
ャパシタフィルタで用いるキャパシタンスを形成する第
３領域とを設け、第１領域には、複数種類のスイッチト
キャパシタフィルタに対応できるようにあらかじめ定め
た個数の演算増幅器をあらかじめ定めた位置に配設する
ようにフィールド絶縁膜で限界された複数のアクティブ
部分を設け、複数のアクティブ部分の各々の上にゲート
絶１２　Ｍを配置し、第２領域には、複数種類のスイッ
チトキャパシタフィルタのいずれにも応じてアナログス
イ・ソチを構成できるようにフィールド絶縁物膜で限界
された複数のアクティブ部分を設け、複数のアクティブ
部分の各々の上にゲート絶縁膜を配置し、第３領域には
、複数種類のスイッチトキャパシタフィルタのいずれに
も応じてキャパシタンスを構成できるようにフィールド
絶縁膜を配置し、第１、第２および第３領域におけるフ
ィールド絶縁膜、および第１および第２領域におけるゲ
ート絶縁膜を覆って電極形成用導電膜を配置したことを
特徴とする。

本発明スイッチトキャバシタフイルタの製造方法の他の
形態は、上述したマスタスライスを用い、第１領域にお
いては演算増幅器のためのパターンで、第２領域におい
てはアナログスイッチのためのパターンで、および第３
領域においてはキャパシタンスのためのパターンで、電
極形成用導電膜に対して、パターンニングを施し、それ
ぞれ、演算増幅器のＭＯＳＦＥＴのゲート電極、アナロ
グスイッチのＭＯＳＦＥＴのゲート電極およびキャパシ
タンスの下側電極を形成し、第１および第２領域におけ
るアクティブ部分に演算増幅器のＭＯＳＦＥＴおよびア
ナログスイッチのＭＯＳＦＥＴのソースおよびドレイン
を形成するための拡散領域を形成し、ゲート電極、下側
電極、アクティブ部分の露出表面およびフィールド絶縁
膜のすべての表面を覆って、絶縁膜を被着し、被着され
た絶縁膜のうち、下側電極に対応する個所の上にキャパ
シタンスの上側電極を形成し、絶縁膜および上側電極を
覆って層間絶縁膜を形成し、層間絶縁膜にコンタクトホ
ールを形成し、コンタクトホールを介して、演算増幅器
のＭＯＳＦＥＴ、　アナログスイッチのＭＯＳＦＥＴお
よびキャパシタンスの接続を行う配線層を形成し、配線
層により一のスイッチトキャパシタフィルタの回路接続
を行うことを特徴とする。

［作　用］ 本発明によれば、基板上の、種々のスイッチトキャパシ
タフィルタのための演算増幅器を形成する領域には、前
記スイッチトキャパシタフィルタに対応できるようにあ
らかじめ定めた個数および配置の演算増幅器を構成する
ようにフィールド絶縁膜で限界された複数のアクティブ
領域の部分を配置し、前記アクティブ部分の各々の上に
ゲート絶縁膜を配置し、前記基板上の前記スイッチトキ
ャパシタフィルタ用アナログスイッチを形成する領域に
は、前記種々のスイッチトキャパシタフィルタのうちの
所望するスイッチトキャパシタフィルタに応じてアナロ
グスイッチを構成できるようにフィールド絶縁膜で限界
された複数のアクティブ部分を配置し、前記アクティブ
部分の各々の上にゲート絶縁膜を配置し、および前記基
板上の前記スイッチトキャパシタフィルタ用キャパシタ
ンスを形成する領域の全面にわたって、前記所望するス
イッチトキャパシタフィルタに応じてキャパシタンスを
構成できるようにフィールド絶縁膜を配置し、前記フィ
ールド絶縁膜および前記ゲート絶縁膜を覆うように電極
形成用導電膜を配置してマスタスライスを構成したので
、演算増幅器用領域にはＭＯＳＦＥＴ抵抗、キャパシタ
ンスを形成する位置が固定的に定められているものの、
スイッチ用領域においては、所望するスイッチトキャバ
シタフィ２レタに応じて、スイッチのサイズ、配列など
を後の工程で適宜定めることができ、しかも、キャパシ
タンス用領域においては、スイッチトキャパシタフィル
タ用キャパシタンスを所望するスイッチトキャパシタフ
ィルタ特性に応じて全く自由に定めることができる。従
って、本発明によれば、従来のマスタスライス方式に比
較して、配線とキャパシタンスのみを種々変更するのみ
で、種々のスイッチトキャパシタフィルタを自由度高く
設計で籾、その結果、スイッチトキャパシタフィルタの
品種の開発期間を短縮でき、かつそのための開発費用も
低減することのできるマスタスライスを提供することが
できる。

しかも、本発明によれば、上述したようなスイッチトキ
ャパシタフィルタ用マスタスライスに対して、あらかじ
め定められている個数および配置に応じて演算増幅器を
形成すると共に、所望するスイッチトキャパシタフィル
タに応じて、アナログスイッチおよびキャパシタンスを
形成し、これら素子間を相互配線するだけの簡単な処理
で任意所望の特性をもつスイッチトキャパシタフィルタ
を製造することができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

本発明スイッチトキャパシタフィルタ用マスタスライス
の一実施例を第１図に示し、その昌′線断面図を第２図
（Ｃ）に示す。

第１図において、ＯＰＡはＬＳＩ基板上演算増幅器を配
置するエリア、ＣＰＡは同じくキャパシタンスを配置す
るエリア、ＳＡは同じくアナログスイッチを配置するエ
リアを示す。

エリアＯＰＡにおいては、たとえばＢｉｑｕａｄ型スイ
ッチトキャパシタフィルタに対応できるようにするなど
、演算増幅器の個数および配置場所について設計ずみで
あって、かつあらかじめマスタスライス用工程まで前処
理を施すことにより、アクティブ領域を演算増幅器に応
じて形成した演算増幅器形成部ＯＰＩ、ＯＰ２．ＯＰｍ
が配置されている。すなわち、このエリアＯＰ＾には、
すでに設計ずみの演算増幅器に応じて、それらのＭＯＳ
ＦＥＴおよびキャパシタンスの配置が定められていると
共に、かかる前処理においては、これらＭＯＳＦＥＴお
よびキャパシタンスののためのアクティブ層が固定的に
配置されている。

キャパシタンスエリアＣＰへは、任意所望の容量比およ
び任意所望の単位容量サイズで複数個のキャパシタンス
を配列できるように十分に広い面積に定めた領域である
が、各キャパシタンスの設置個数、配置および容量値な
らびに配線については全く未定である。

スイッチエリアＳＡにおいては、複数個のＭＯ５ＦＥＴ
アナログスイッチのアクティブ領域部分のみを形成して
いるにすぎず、そのアクティブ領域部分を用いて、複数
のＭＯ５ＦＥＴスイッチの個数および各ゲートの配置個
所を自由度高く設計することがてきる。

次に、第１図示のスイッチトキャパシタフィルタ用マス
タスライスを本発明によって製造する工程の一実施例を
第２図（八）〜（Ｃ）に示す。

まず、第２図（Ａ）に示すように、ｎ形基板１を用意し
、この基板１に対して、エリアＯＰＡにおいてＭＯＳＦ
ＥＴの配置に対応する位置にｐウェル２，３およびエリ
アＳＡにおいてアクティブ層を形成する位置にｐ形不純
物としてのボロンをイオン注入して熱拡散することによ
りｐウェルを設ける。ついで、これらｐウェル２〜４を
有するｎ形基板１の露出主面上に表面保護用の薄い酸化
膜５を被着する。

続いて、第２図（Ｂ）　に示すように、素子分離領域、
すなわちエリアＯＰＡにおけるＭＯ５ＦＥＴ形成用の各
ｐウェルの間の領域、エリアＣＰへの領域およびエリア
ＳＡにおけるＭＯ５ＦＥＴ形成用のｐウェルの周囲の領
域には、５Ｉ０２によるフィールド酸化膜（ＦＯＸ）に
よるフィールド絶縁膜６を形成する。すなわち、このフ
ィールド絶縁膜６のない部分はアクティブ層であり、こ
こには後の工程においてトランジスタが形成される。な
お、フィールド絶縁［６としては、窒化膜を用いること
もできる。

さらに、第２図（Ｃ）に示すように、ρウェル２．３お
よび４の表面領域およびエリアＯＰＡとＣＰ八との境界
のｎ基板１の表面領域には、Ｓ、Ｏ２によるゲート酸化
膜などのゲート絶縁膜７を形成する。ついで、フィール
ド酸化膜６およびゲート酸化膜７の全面を覆ってゲート
電極用ポリシリコン１莫８を被着させる。このポリシリ
コン膜８は、各ＭＯ５ＦＥＴのゲート電極を構成するの
みならず、エリアＣＰへにおけるキャパシタンス形成用
の膜としても作用する。

以上の工程により、第１図の平面配置および第２図（Ｃ
）の断面構成をもつ本発明スイッチトキャパシタフィル
タ用マスタスライスが得られる。

以上のように構成したスイッチトキャパシタフィルタ用
マスタスライスにおいて、演算増幅器用エリア（ＩＰＡ
は、演算増幅器を構成するべくあらかじめ定められたＭ
ＯＳＦＥＴ、抵抗、キャパシタンスに対応して形成され
たアクティブ層を有し、ｐ形ＭＯ５ＦＥＴを形成する予
定場所にはｎ基板１それ自体を位置させ、ｎ形ＭＯ５Ｆ
ＥＴを形成する予定場所にはｐウェルを形成しておく。

抵抗としては、ＭＯＳＦＥＴのゲートをオン状態とした
構造を用いる。キャパシタンスは、キャパシタンスエリ
アＣＰへに形成するキャパシタンスと同様に、下側電極
板としてのポリシリコン膜８上に層間絶縁物質膜を介し
て上側電極板を配置して構成する。キャパシタンスエリ
アＣＰへにおいては、その全面にポリシリコン膜８が被
着されているにすぎず、そのポリシリコン膜８を所望す
るスイッチトキャパシタフィルタに必要なキャパシタン
スを構成するためにバターニングして下側電極層を構成
する。ついで、その下側電極層上に５１０□による層間
絶縁物質膜を介して上側電極層を設けてスイッチトキャ
パシタフィルタとして必要なキャパシタンス群を形成す
る。

スイッチエリアＳＡにおいては、ＭＯ５ＦＥＴスイッチ
を形成するためのアクティブ層のみが用意されており、
所望するスイッチトキャパシタフィルタに応して、必要
なスイッチをかかるアクティブ層に設けることができる
。ここで、アクティブ層としては、ｐ形ＭＯ５ＦＥＴを
形成するときにはｎ形基板１そのものを用い、ｎ形ＭＯ
５ＦＥＴを形成するときにはｐウェルを形成しておく。

次に、以上に説明した本発明スイッチトキャパシタフィ
ルタ用マスタスライスを用いてスイッチトキャパシタフ
ィルタを構成する本発明製造方法の工程例について第３
図（Ａ）〜（Ｆ）を参照して説明する。

まず、所望のスイッチトキャパシタフィルタに応じて、
第３図（Ａ）　に示すように、演算増幅器エリアＯＰＡ
におけるＭＯＳＦＥＴ、抵抗およびキャパシタンス形成
のパターン、キャパシタンスエリアＣＰへにおけるキャ
パシタンス形成のための下側電極板部分のパターン、ス
イッチエリアＳＡにおけるＭＯＳＦＥＴのパターンおよ
び各部分間の配線部分などを残して、上述したボロン・
リコン膜８をエツチングによって除去する。第３図（Ａ
）において、８−１〜８−４はＭＯ５ＦＥＴ形成用のゲ
ート電極、８−５〜８−９は容量形成のための下側電極
板である。

次に、第３図（Ｂ）に示すように、ｎ形ＭＯ５ＦＥＴを
形成するｐウェル２〜４には、リン、ヒ素などのｎ形不
純物を注入し、およびｐ形ＭＯ５ＦＥＴを形成するｎ形
基板１の部分にはボロンなどのｐ形不純物を注入し、そ
れぞれの不純物を熱拡散させることによって、ロ３ソー
ス領域９，１１．１３およびｎ“ドレイン領域１０，１
２，１４．およびｐ＋ソース領域１５およびｐ＋ドレイ
ン領域１６を形成する。

以上の拡散処理後、第３図（Ｃ）　に示すように、ウェ
ハの全表面にＳ、０゜による層間絶縁膜１７を被着させ
る。

さらに、キャパシタンスエリアＣＰＡの全面にポリシリ
コン膜を被着し、ついで、パターン化された下側電極板
８−５〜８−９に対応して、第３図ＣＤ）に示すように
、上側電極板１８−５〜１８−９を層間絶縁層１７上に
形成する。

さらに、第３図（Ｅ）　に示すように、キャパシタンス
エリアＣＰへにおいて、上側電極板１８−５〜１８−９
を覆って、ＳＩＯ□膜を被着させて、先に形成した絶縁
膜１７と一体の層間絶縁膜１９を形成する。

最後に、第３図（Ｆ）に示すように第４図（Δ）に示す
スイッチトキャパシタフィルタ用回路において各素子間
の電気的接続を行うためのアルミニウム配線層を形成す
る。すなわち、層間絶縁膜１９において、スイッチトキ
ャパシタフィルタ回路としての接続を行うのに必要な個
所に配線用コンタクトホール２１〜４２をあけ、ついで
、絶縁膜１９の全面にメタル層としてアルミニウム層を
形成してから、配線パターンをエツチングにより形成す
る。

ここで、コンタクトホール２１，２２および２３は、第
４図（Ａ）に示す演算増幅器構成用ｎ形ＭＯ５ＦＥＴ１
０１のソース、ゲートおよびドレイン端子形成用であっ
て、それぞれを介して、第４図（Ａ）に示すＶＳＳ供給
用配線層４３．バイアス供給用配線層４４およびｎ形Ｍ
Ｏ５ＦＥＴ１０２のソースに接続される配線層４５を５
それぞれ、ｎ４ソース領域９．ゲート電極８−１　およ
びｎ′″トレイン領域ｌＯに接続する。

同様に、第４図（Ａ）に示すｎ形ＭＯ５ＦＥＴ１０２の
ソース、ゲートおよびドレイン端子形成用コンタクトホ
ール２４，２５および２６を介して、それぞれ、配線層
４５．負人力用配線層４６およびｐ形ＭＯ５ＦＥＴ１０
３のトレインに接続される配線層４７をｎ＋ソース領域
１１、ゲート電ｔｒＪｉ８−２およびｎ＋ドレイン領域
１２に接続する。

ｐ形ＭＯ５ＦＥＴ１０３のソース、ゲートおよびドレイ
ン端子形成用コンタクトホール２１，２Ｂおよび２９を
介して、それぞれ、配線層４７．ドレイン−ゲート間接
続用配線層４８およびＶｄｄ供給用配線層４９をｐ＋ド
レイン領域１５．ゲート電極８−３およびｎ１ソース領
域１６に接続する。

キャパシタンスエリアＣＰＡにおいては、層間絶縁層１
９にあけたコンタクトホール３０，３１；３２，３３：
３４．３５．３６．３７を介して、配線層５０．５１，
５２，５３；５４５５．５６．５７を、それぞれ、電極
板８−５．１８−５．８−６゜１８−６．８−７．１８
−７．８−８．１８−８；８−９．１８−９　に接続す
る。

スイッチエリアＳＡにおいては、ｎ形ＭＯ５ＦＥＴ１０
４のソース、ゲートおよびドレイン端子形成用コンタク
トホール４０，４１および４２を介して、それぞれ、配
線層６０．６１および６２をｎ＋ソース領域１３゜ゲー
ト電極８−４およびｎ１ドレイン領域１４に接続する。

以上のようにして、たとえば第４図（Ａ）に示す回路部
分Ａを構成する配線パターンを形成する。

第４図（Ａ）において、破線で示す配線部分は、第３図
（Ｆ）の断面図には現れていない配線を示している。

第４図（Ａ）の回路は第４図（Ｂ）のように表わされ、
スイッチトキャパシタフィルタ回路の一部分を構成する
。

第５図は第１図示のマスタスライスに対応して完成した
スイッチトキャパシタフィルタの構成例を示す。ここで
、０ＰＡＩ〜０ＰＡＩＩ＋はエリアＯＰＡにおいて完成
した演算増幅器、ＣＩ、Ｃ２，Ｃ３，・・・はエリアＣ
ＰＡにおいて完成したキャパシタンス、ＳＷＩ〜ＳＷｎ
はエリアＳＡにおいて完成したアナログスイッチである
。Ｌｌ、Ｌ２．Ｌ３．・・・は各素子間の配線である。

第５図におけるＡ＾′線断面図が第３図ＣＦ）に相当す
る。

なお、各回路素子間の相互配線については、アルミニウ
ムなどのメタル配線層を用いる以外に、ゲート電極ある
いはキャパシタンス電極用の材料、たとえばポリシリコ
ンを用いてもよい。

上述したスイッチトキャパシタフィルタ用マスタスライ
スでは、演算増幅器と、キャパシタンスと、スイッチと
のみを配置したが、以上に加えて、折り返し防止用フィ
ルタや平滑用フィルタ、２相りロック発生回路１発振器
等、スイッチトキャパシタフィルタに必要な回路をも上
述したようなＭＯＳＦＥＴ、キャパシタンスおよび抵抗
によって構成して、同一基板上に配置することかできる
。

さらにまた、これら各回路の基板上での配置は第１図の
例にのみ限られるものではなく、所要のスイッチトキャ
パシタフィルタに応じて、種々のレイアウトに定めるこ
とができることもちろんである。

［発明の効果］ 以上から明らかなように、本発明によれば、基板上の、
種々のスイッチトキャパシタフィルタのための演算増幅
器を形成する領域には、前記スイッチトキャパシタフィ
ルタに対応できるようにあらかじめ定めた個数および配
置の演算増幅器を構成するようにフィールド絶縁膜で限
界された複数のアクティブ領域の部分を配置し、前記ア
クティブ部分の各々の上にゲート絶縁膜を配置し、前記
基板上の前記スイッチトキャパシタフィルタ用アナログ
スイッチを形成する領域には、前記種々のスイッチトキ
ャパシタフィルタのうちの所望するスイッチトキャパシ
タフィルタに応じてアナログスイッチを構成できるよう
にフィールド絶縁膜で限界された複数のアクティブ部分
を配置し、前記アクティブ部分の各々の上にゲート絶縁
膜を配置し、および前記基板上の前記スイッチトキャパ
シタフィルタ用キャパシタンスを形成する領域の全面に
わたって、前記所望するスイッチトキャパシタフィルタ
に応じてキャパシタンスを構成できるようにフィールド
絶縁膜を配置し、前記フィールド絶縁膜および前記ゲー
ト絶縁膜を覆うように電極形成用導電膜を配置してマス
タスライスを構成したので、演算増幅器用領域にはＭＯ
５ＦＥＴ抵抗、キャパシタンスを形成する位置が固定的
に定められているものの、スイッチ用領域においては、
所望するスイッチトキャパシタフィルタに応じて、ス、
イッチのサイズ、配列などを後の工程で適宜定めること
ができ、しかも、キャパシタンス用領域においては、ス
イッチトキャパシタフィルタ用キャパシタンスを所望す
るスイッチトキャパシタフィルタ特性に応じて全く自由
に定めることができる。従って、本発明によれば、従来
のマスタスライス方式に比較して、配線とキャパシタン
スのみを種々変更するのみで、種々のスイッチトキャパ
シタフィルタを自由度高く設計でき、その結果、スイッ
チトキャパシタフィルタの品種の開発期間を短縮でき、
かつそのための開発費用も低減することのできるマスタ
スライスを提供することができる。

しかも、本発明によれば、上述したようなスイッチトキ
ャパシタフィルタ用マスタスライスに対して、あらかじ
め定められている個数および配置に応じて演算増幅器を
形成すると共に、所望するスイッチトキャパシタフィル
タに応じて、アナログスイッチおよびキャパシタンスを
形成し、これら素子間を相互配線するだけの簡単な処理
で任意所望の特性をもつスイッチトキャパシタフィルタ
を製造することができる。

このように、本発明では、配線およびキャパシタンス以
外がすべて標準化されているので、品種あたりの生産量
が少なくても多ｆｍ多様のスイッチトキャパシタフィル
タに対応し、かつスイッチトキャパシタフィルタ製造全
体としての生産性も向上させることができる。

【図面の簡単な説明】

第１図は本発明スイッチトキャパシタフィルタ用マスタ
スライスの一実施例を示す平面図、第２図（八）〜（Ｃ
）は本発明スイッチトキャパシタフィルタ用マスタスラ
イスの製造工程を示す断面図、 第３図（八）〜（Ｆ）は本発明スイッチトキャパシタフ
ィルタ用マスタスライスを用いてスイッチトキャパシタ
フィルタを製造する工程を示す断面図、 第４図（Ａ）はスイッチトキャパシタフィルタの回路構
成例を示す回路図、 第４図（Ｂ）は第４図（八）の回路構成を簡略化して示
す回路図、 第５図は第１図示のマスタスライスに対応して完成した
スイッチトキャパジタフィルタの一例を示す平面図であ
る。 ＯＰＡ・・・演算増幅器エリア、 ＣＰＡ・・・キャパシタンスエリア、 Ｓ＾・・・アナログスイッチエリア、 ｏｐｉ〜ＯＰｍ・・・演算増幅器形成部、５１〜Ｓｎ・
・・スイッチ形成部、 ０ＰＡＩ〜ＯＰＡｍ・・・演算増幅器、Ｃ１，Ｃ２，Ｃ
３，・・・・・・キャパシタンス、ＳＷＩ　Ｎ５Ｗｎ・
・・アナログスイッチ、Ｌｌ、Ｌ２．Ｌ３．・・・・・
・配線、１・・・ｎ形基板、 ２．３．４・・・ｐウェル、 ５・・・酸化膜、 ６・・・フィールド絶縁膜、 ７・・・ゲート絶縁膜、 ８・・・ポリシリコン膜、 ８−１〜８−４・・・ゲート電極板、 ８−５〜Ｂ−９・・・下側電極板、 ９〜１４・・・ｎ″″拡散層、 １５．１６・・・ｐゝ拡散層、 １７・・・層間絶縁膜、 １８−５〜１８−９・・・上側電極板、１９・・・層間
絶縁膜、 ２１〜４２・・・コンタクトホール、 ４３〜６２・・・配線層、 １０１．１０２，１０４　・−・ｎ形ＭＯ５ＦＥＴ。 １０３・・・ｐ形ＭＯ５ＦＥＴ。

Claims (1)

1. 【特許請求の範囲】 １）基板上に、複数種類のスイッチトキャパシタフィル
   タで用いる演算増幅器を形成する第１領域と、前記複数
   種類のスイッチトキャパシタフィルタのうちのいずれか
   一のスイッチトキャパシタフィルタで用いるアナログス
   イッチを形成する第２領域と、前記一のスイッチトキャ
   パシタフィルタで用いるキャパシタンスを形成する第３
   領域とを設け、 前記第１領域には、前記複数種類のスイッチトキャパシ
   タフィルタに対応できるようにあらかじめ定めた個数の
   演算増幅器をあらかじめ定めた位置に配設するようにフ
   ィールド絶縁膜で限界された複数のアクティブ部分を設
   け、該複数のアクティブ層の各々の上にゲート絶縁膜を
   配置し、前記第２領域には、前記複数種類のスイッチト
   キャパシタフィルタのいずれにも応じてアナログスイッ
   チを構成できるようにフィールド絶縁物膜で限界された
   複数のアクティブ部分を設け、該複数のアクティブ部分
   の各々の上にゲート酸化膜を配置し、 前記第１および第２領域におけるフィールド絶縁膜およ
   び前記ゲート絶縁膜を覆って電極形成用導電膜を配置し
   たことを特徴とするスイッチトキャパシタフィルタ用マ
   スタスライス。 ２）基板上に、複数種類のスイッチトキャパシタフィル
   タで用いる演算増幅器を形成する第１領域と、前記複数
   種類のスイッチトキャパシタフィルタのうちのいずれか
   一のスイッチトキャパシタフィルタで用いるアナログス
   イッチを形成する第２領域と、前記一のスイッチトキャ
   パシタフィルタで用いるキャパシタンスを形成する第３
   領域とを設け、 前記第１領域には、前記複数種類のスイッチトキャパシ
   タフィルタに対応できるようにあらかじめ定めた個数の
   演算増幅器をあらかじめ定めた位置に配設するようにフ
   ィールド絶縁膜で限界された複数のアクティブ部分を設
   け、該複数のアクティブ部分の各々の上にゲート絶縁膜
   を配置し、前記第２領域には、前記複数種類のスイッチ
   トキャパシタフィルタのいずれにも応じてアナログスイ
   ッチを構成できるようにフィールド絶縁物膜で限界され
   た複数のアクティブ部分を設け、該複数のアクティブ部
   分の各々の上にゲート絶縁膜を配置し、 前記第３領域には、前記複数種類のスイッチトキャパシ
   タフィルタのいずれにも応じてキャパシタンスを構成で
   きるようにフィールド絶縁膜を配置し、 前記第１、第２および第３領域におけるフィールド絶縁
   膜、および前記第１および第２領域におけるゲート絶縁
   膜を覆って電極形成用導電膜を配置したことを特徴とす
   るスイッチトキャパシタフィルタ用マスタスライス。 ３）請求項１記載のマスタスライスを用い、前記第１領
   域においては前記演算増幅器のためのパターンで、およ
   び前記第２領域においては前記アナログスイッチのため
   のパターンで、前記電極形成用導電膜に対して、パター
   ンニングを施し、それぞれ、前記演算増幅器のＭＯＳＦ
   ＥＴのゲート電極、前記アナログスイッチのＭＯＳＦＥ
   Ｔのゲート電極および前記キャパシタンスの下側電極を
   形成し、 前記第１および第２領域におけるアクティブ部分に前記
   演算増幅器のＭＯＳＦＥＴおよび前記アナログスイッチ
   のＭＯＳＦＥＴのソースおよびドレインを形成するため
   の拡散領域を形成し、 前記ゲート電極、下側電極、前記アクティブ部分の露出
   表面および前記フィールド絶縁膜のすべての表面を覆っ
   て、絶縁膜を被着し、 当該被着された絶縁膜のうち、前記下側電極に対応する
   個所の上に前記キャパシタンスの上側電極を形成し、 前記絶縁膜および前記上側電極を覆って層間絶縁膜を形
   成し、 前記層間絶縁膜にコンタクトホールを形成 し、 前記コンタクトホールを介して、前記演算増幅器のＭＯ
   ＳＦＥＴ、前記アナログスイッチのＭＯＳＦＥＴおよび
   前記キャパシタンスの接続を行う配線層を形成し、該配
   線層により前記一のスイッチトキャパシタフィルタの回
   路接続を行う ことを特徴とするスイッチトキャパシタフィルタの製造
   方法。 ４）請求項２記載のマスタスライスを用い、前記第１領
   域においては前記演算増幅器のためのパターンで、前記
   第２領域においては前記アナログスイッチのためのパタ
   ーンで、および前記第３領域においては前記キャパシタ
   ンスのためのパターンで、前記電極形成用導電膜に対し
   て、パターンニングを施し、それぞれ、前記演算増幅器
   のＭＯＳＦＥＴのゲート電極、前記アナログスイッチの
   ＭＯＳＦＥＴのゲート電極および前記キャパシタンスの
   下側電極を形成し、 前記第１および第２領域におけるアクティブ部分に前記
   演算増幅器のＭＯＳＦＥＴおよび前記アナログスイッチ
   のＭＯＳＦＥＴのソースおよびドレインを形成するため
   の拡散領域を形成し、 前記ゲート電極、下側電極、前記アクティブ部分の露出
   表面および前記フィールド絶縁膜のすべての表面を覆っ
   て、絶縁膜を被着し、 当該被着された絶縁膜のうち、前記下側電極に対応する
   個所の上に前記キャパシタンスの上側電極を形成し、 前記絶縁膜および前記上側電極を覆って層間絶縁膜を形
   成し、 前記層間絶縁膜にコンタクトホールを形成 し、 前記コンタクトホールを介して、前記演算増幅器のＭＯ
   ＳＦＥＴ、前記アナログスイッチのＭＯＳＦＥＴおよび
   前記キャパシタンスの接続を行う配線層を形成し、該配
   線層により前記一のスイッチトキャパシタフィルタの回
   路接続を行う ことを特徴とするスイッチトキャパシタフィルタの製造
   方法。