JPS6066448A - ゲ−トアレ− - Google Patents
ゲ−トアレ−Info
- Publication number
- JPS6066448A JPS6066448A JP58175011A JP17501183A JPS6066448A JP S6066448 A JPS6066448 A JP S6066448A JP 58175011 A JP58175011 A JP 58175011A JP 17501183 A JP17501183 A JP 17501183A JP S6066448 A JPS6066448 A JP S6066448A
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- capacitor
- wiring
- layer
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一ゲート了し−の中に一任音の衣曽のコンデン
サーが形成出来ることを特徴・とする。最近、電子回路
を、手軽にカスタムＩＣ化出来るという事から、ゲート
アレーが多く使われている。
サーが形成出来ることを特徴・とする。最近、電子回路
を、手軽にカスタムＩＣ化出来るという事から、ゲート
アレーが多く使われている。
ところが、ゲートアレー化する回路で、たとえば、第１
図に示したように、ゲート回路１０１及び１０２に対し
、容量１０５，１０４を、必要とする場合、従来のゲー
トアレーでは構成すること、はとんど出来なかった。本
発明は、かかる従来のゲートアレーの欠点を補いしかも
、マスタースライス工程であるＡｔ配線をもって任意の
容量を形成出来るものである。しかも、電極パッド部に
、容量を設けることにより、チップサイズの増大を招く
ことなく達成出来るものである。第２図、第３図が、本
発明の実施例である。シリコン基板上に、酸化膜２０１
を形成後、多結晶シリコン層２０２を、ゲート電極形成
時に、パッド下に、設けておく、次に、層間絶縁膜２０
５を形成した後マスタースライス工程であるｈｔＱ己１
ｄＪ１２０４により、上記多結晶シリ１コン２０２′と
の間で、キャパシティを形成する。つまり、Ａｔ配綜層
との交差面積Ａ、第３［ｉＪ３０１とすれば、そのキャ
パシティ Ｏは ｔｏｘｇ層間膜２０３の膜厚 εεｏｘ：Ｊｔ！１間膜２０３の誘電率たとえば、Ａ＝
１００Ｘ１００μ？７？、 ｔ ｏｘ ” ５０ｏＸ、
εεｏ、ｆ ＝ ４． ＯＸ ａ ８５ Ｘ １０−”
ＦＣＩｎ−’では、Ｏ＝０．７１ＰＦとなり、通常のＩ
Ｏ内部で、用いる容量は、０，１〜Ｈｐｙなので、上記
の交着面積Ａで、１５００μ扉ないし、敵方μｎ？で達
成出来るので、本実施のパッド面積１００×１００μ？
Ｉで、１ないし叔コ使うことにより形成可能となる。し
かも、Ａｔｉ！ＩＬ！線工程で、面積Ａを、製餡可能な
ので、容Ｕとしては、０．０１ＰＦ程度の分解能をもつ
。尚、第６図、６０２はこの容量の電極である多結晶シ
リコン層とＡｌ配線２０４の接続用コンタクトホールで
ある。
図に示したように、ゲート回路１０１及び１０２に対し
、容量１０５，１０４を、必要とする場合、従来のゲー
トアレーでは構成すること、はとんど出来なかった。本
発明は、かかる従来のゲートアレーの欠点を補いしかも
、マスタースライス工程であるＡｔ配線をもって任意の
容量を形成出来るものである。しかも、電極パッド部に
、容量を設けることにより、チップサイズの増大を招く
ことなく達成出来るものである。第２図、第３図が、本
発明の実施例である。シリコン基板上に、酸化膜２０１
を形成後、多結晶シリコン層２０２を、ゲート電極形成
時に、パッド下に、設けておく、次に、層間絶縁膜２０
５を形成した後マスタースライス工程であるｈｔＱ己１
ｄＪ１２０４により、上記多結晶シリ１コン２０２′と
の間で、キャパシティを形成する。つまり、Ａｔ配綜層
との交差面積Ａ、第３［ｉＪ３０１とすれば、そのキャ
パシティ Ｏは ｔｏｘｇ層間膜２０３の膜厚 εεｏｘ：Ｊｔ！１間膜２０３の誘電率たとえば、Ａ＝
１００Ｘ１００μ？７？、 ｔ ｏｘ ” ５０ｏＸ、
εεｏ、ｆ ＝ ４． ＯＸ ａ ８５ Ｘ １０−”
ＦＣＩｎ−’では、Ｏ＝０．７１ＰＦとなり、通常のＩ
Ｏ内部で、用いる容量は、０，１〜Ｈｐｙなので、上記
の交着面積Ａで、１５００μ扉ないし、敵方μｎ？で達
成出来るので、本実施のパッド面積１００×１００μ？
Ｉで、１ないし叔コ使うことにより形成可能となる。し
かも、Ａｔｉ！ＩＬ！線工程で、面積Ａを、製餡可能な
ので、容Ｕとしては、０．０１ＰＦ程度の分解能をもつ
。尚、第６図、６０２はこの容量の電極である多結晶シ
リコン層とＡｌ配線２０４の接続用コンタクトホールで
ある。
さらに、容量を作る方法として、Ａ２２層配線層間の交
合面積による作ることも可能であり、その場合において
も、本実施例のように・、パッド部上で、容量を作れば
、チップサイズを大きくすることなく、シかも、マスタ
ースライス配線工程で形成出来る。
合面積による作ることも可能であり、その場合において
も、本実施例のように・、パッド部上で、容量を作れば
、チップサイズを大きくすることなく、シかも、マスタ
ースライス配線工程で形成出来る。
第１図は容量を含む回路例、
第２図、第３図は、本実施例であり、２０２゜２０４の
電極からなる容量である。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
電極からなる容量である。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (3)
- （１） マスタースライス工程をもって、任意の回路を
構成しうるゲートアレーに於いて、電極パッドに、キャ
パシター領域が設けてあり、マスタース、Ｓ／、イス工
程で任意に使用することが出来ることを特徴とするゲー
トアレー。 - （２） 上記キャパシターを、多結晶シリコンとＡｔ配
線層間から構成することを特徴とする特許請求の範囲第
一項記載のゲートアレー。 - （３） 上記キャパシターを、多層Ａｔ配線の、２層Ａ
／、配線層間から構成することを特徴とする特許請求の
範囲第一項記載のゲートアレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175011A JPS6066448A (ja) | 1983-09-21 | 1983-09-21 | ゲ−トアレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175011A JPS6066448A (ja) | 1983-09-21 | 1983-09-21 | ゲ−トアレ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066448A true JPS6066448A (ja) | 1985-04-16 |
Family
ID=15988652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175011A Pending JPS6066448A (ja) | 1983-09-21 | 1983-09-21 | ゲ−トアレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174157A (ja) * | 1988-12-26 | 1990-07-05 | Asahi Kasei Micro Syst Kk | スイッチトキャパシタフィルタ用マスタスライスおよびスイッチトキャパシタフィルタの製造方法 |
| WO2000035004A1 (fr) | 1998-12-10 | 2000-06-15 | Nec Corporation | Circuit integre |
-
1983
- 1983-09-21 JP JP58175011A patent/JPS6066448A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174157A (ja) * | 1988-12-26 | 1990-07-05 | Asahi Kasei Micro Syst Kk | スイッチトキャパシタフィルタ用マスタスライスおよびスイッチトキャパシタフィルタの製造方法 |
| WO2000035004A1 (fr) | 1998-12-10 | 2000-06-15 | Nec Corporation | Circuit integre |
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