JPH0217518A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ処理装置に関する。より詳細には、特
にそのリセット回路に特徴を有する新規なデータ処理装
置の構成に関する。

従来の技術 第３図は、マイクロプロセッサを使用した従来のデータ
処理装置の一般的な構成を示すブロック図である。

第３図に示すように、このデータ処理装置は、バス３０
０に接続されたマイクロプロセッサ２１、メモリ２２お
よび入出力インターフェース２３を介した被処理部２４
等から構成されている。また、このデータ処理装置のマ
イクロプロセッサ２Ｉは、リセットパルスを人力するた
めの信号線２０１を備えている。

第４図は、第３図に示したデータ処理装置おけるマイク
ロプロセッサ２１、メモリ２２およびリセットパルス信
号線２０１の詳細な構成を示す図である。

即ち、第４図に示すように、マイクロプロセッサ２１の
リセット端子Ｒ３Ｔに接続されたりセント信号線２０１
　に人力さるリセット信号は、リセットスイッチ１０に
よって発生したパルスを、シュミットトリガ２０によっ
て波形成形したものであり、ここで、抵抗Ｒ１はリセッ
トスイッチをプルアップする抵抗であり、また、抵抗Ｒ
２とコンデンサＣ２はリセットスイッチのチャタリング
ノイズ除去のためのフィルタを構成している。

一方、バス３００を介してマイクロプロセッサ２１に接
続されたメモリ部２２を形成するダイナミックＲＡＭは
、マイクロプロセッサ２１が発生するメモリフレッシュ
信号２０２によってリフレッシュされるように構成され
ている。

以上のように構成されたデータ処理装置においては、シ
ステムリセットを実行するためにリセットスイッチを投
入すると、投入された時間に比例シタパルス巾のリセッ
トパルスがマイクロプロセッサ２１に印加され、マイク
ロプロセッサ２１は非同期にリセットされる。即ち、リ
セットパルス信号２０１がアクティブとなっていること
をマイクロプロセッサ２１が３忍識するとダイナミック
ＲＡＭリフレッシュ信号２０２の送出を停止し、その後
、リセットパルス信号２０１がインアクティブに戻って
いることを認識した時にリフレッシュ信号２０２の送出
を再開する。

発明が解決しようとする問題点 上述のように構成された従来のデータ処理装置において
は、リセットパルス信号のパルス巾はリセットスイッチ
の投入時間に比例して決定される。

実際の投入時間は数百ミリ秒以上あり、マイクロプロセ
ッサの動作状態に対して完全に非同期であると共に不定
でもある。即ち、従来のデータ処理装置においては、リ
セットパルス信号がアクティブとなって、リセットをか
けられたマイクロプロセッサがリフレッシュ信号を停止
してからリフレッシュが再開されるまでに、数百ミリ秒
以上の不定の期間が発生していた。

一方、ダイナミックＲＡＭがその記憶内容を正常に保持
するために必要なリフレッシュ同期は一定であり、温度
等の条件にもよるが、一般にその間隔は２ミリ秒以内程
度である。このため、上述のようなリセットがかけられ
るとダイナミックＲＡＭの記憶内容は破壊されてしまう
。即ち、システムリセット前のダイナミックＲＡＭの記
憶内容がシステムリセット後も正常に記憶保持されてい
ることはまずあり得ない。

ところで、何らかの原因で発生したデータ処理装置の異
常な作動を回避するために、システムリセットを使用し
なければならない場合が屡々ある。

この場合、データ処理装置の異常動作を引き起こした原
因の解析を、このデータ処理装置の作動が異状であった
状態における時のメモリの記憶内容、即ち、システムリ
セット直前の記憶内容を読み出すことにより行う常套的
な手法がある。しかるに、上述のように、従来の情報処
理装置においては、システムリセットによってメモリの
記憶内容が保持されないために、このような手法を実施
することができないという問題があった。

そこで、本発明の目的は、上記従来技術の問題を解決し
、システムリセットを実行してもダイナミックＲＡＭの
記憶内容が保持されるような、新規なデータ処理装置の
構成を提供することにある。

問題点を解決するための手段 即ち、本発明に従い、マイクロプロセッサを含む処理部
と、該処理部により制御される被処理部と、該処理部並
びに該被処理部との間で実行されるデータ処理に必要な
プログラムおよびデータを格納するダイナミックＲＡＭ
を含むメモリ部とを備えるデータ処理装置において、前
記処理部を外部からリセットするリセットスイッチを具
備し、該リセットスイッチの投入により該処理部による
ダイナミックＲＡＭのリフレッシュ動作を停止し、且つ
、該ダイナミックＲＡＭが格納した記憶内容が消去する
前に該停止したリフレッシュ動作を再開するように構成
されていることを特徴とするデータ処理装置が提供され
る。

作用 本発明に係るデータ処理装置は、リセットスイッチが投
入されマイクロプロセッサがリセットされた後、ダイナ
ミックＲＡＭが、該マイクロプロセッサがリセットされ
る以前の記憶内容を正常に保持していることを可能なら
しめるデータ処理装置を提供せんとするものであって、
その手段として、マイクロプロセッサのダイナミックＲ
ＡＭリフレッシュ動作完了後、該マイクロプロセッサを
リセットせしめ、もって該マイクロプロセッサのダイナ
ミックＲＡＭリフレッシュ動作を停止せしめ、しかるの
ち、該ダイナミックＲＡＭが、その記憶内容を保持する
ために必要なリフレッシュ周期を経過する前に、該マイ
クロプロセッサのリセットを解除し、以って該マイクロ
プロセッサのダイナミックＲＡＭリフレッシュ動作を記
憶内容の消失以前に再開させることを可能とする。

以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。

実施例 第１図は、本発明に従うデータ処理装置の構成を示すブ
ロック図である。

第１図に示すように、クロックパルス１００はシフトレ
ジスタ５及びマイクロプロセッサ１のクロック入力端子
（ＣＫ）へ人力し、シュミットトリガ４の出力信号１０
１及びマイクロプロセッサ１の出力信号１０２がＮＡＮ
Ｄゲート６へ人力している。ここで、マイクロプロセッ
サ１の出力信号１０２は、ダイナミックＲＡＭ２をリフ
レッシュする信号パルスであり、該ダイナミックＲＡＭ
２へも人力されている。

また、ＮＡＮＤゲート６の出力信号１０３はシフトレジ
スタ５の出力信号１０４　と共にＮＡＮＤゲート７に入
力され、ＮＡＮＤゲート３の出力信号１０５がシフトレ
ジスタ５のシフトデータ端子（ＳＤ）へ人力されている
。

シフトレジスタ５は、ＱＡＳＱＢ１Ｑ６、ＱｏｌＱＥ　
、　ＱＦ　、　Ｑｃ及びＱＨの出力端子を備え、人力さ
れたクロックパルス１００の周期に等しい時間だけ位相
が順次シフトした信号を出力する。尚、ＱＡ出力端子よ
り出力される信号１０４は、前述のように前記ＮＡＮＤ
ゲート７の一方の人力に接続されている。また、Ｑ６出
力端子から出力される信号１０６は、マイクロプロセッ
サｌのリセット信号入力端子（Ｒ３Ｔ）へ入力している
。更に、ＱＨ出力端子から出力される信号１０７はシフ
トレジスタのクロックパルス同期リセット入力端子（Ｒ
３Ｔ）へ人力される。尚、出力端子ＱＡ　、　Ｑｏ及び
入力端子（Ｒ３Ｔ）は負論理であり、他は正論理である
ものとする。

マイクロプロセッサｌ及びダイナミックＲＡＭ２はアド
レスデータバス２００によって結合している。また、抵
抗Ｒ３はりセットスイッチが投入されない時、すなわち
オーブン時に抵抗Ｒ２へ電源電圧（＋Ｖｃｃ）を供給す
るプルアップ抵抗であり、抵抗Ｒ２及びコンデンサＣ８
はりセットスイッチによって作り出された信号のチャタ
リングノイズをとりのぞくためのフィルタであり、更に
、シュミットトリガ４が設けられている。ここで、抵抗
Ｒ１、抵抗Ｒ２、コンデンサＣ１及びシュミットトリガ
１で構成される回路は、後段の論理回路が誤動作を引き
起こさないよう波形を整形するための一般的な回路であ
り、従来のデータ処理装置のリセット回路と同様な構成
であると共に、他の如何なる構成であってもかまわない
。

第２図は、第１図に示した回路における各信号ライン１
００〜１０７の信号波形を示すタイムチャートである。

第２図において、Ｔｌは第１図に示す回路のマイクロプ
ロセッサ１がダイナミックＲＡＭ２をリフレッシュして
から次のリフレッシュを行なうまでの周期を表し、この
ダイナミックＲＡＭ２がその記憶内容を保持するために
必要な期間は、実際にはＴＩより長くても良いものとす
る。またＴ２は、マイクロプロセッサ１のリセット信号
入力端子（ＲＳ　Ｔ）へ入力される信号１０６が、論理
“１″から論理１１０１＋へ状態遷移（すなわちリセッ
ト解除）してから、該マイクロプロセッサ１が最初のリ
フレッシュ信号１０２を出力するまでにかかる時間であ
る。

以下に、第２図を参照して、第１図に示した本発明に係
るデータ処理装置のリセット時の動作を説明する。

リセットスイッチ３が投入されると、シュミットトリガ
４の出力信号１０１が論理ＩＩ　ＯＩ＋から論理”１”
へ遷移する。ここで、信号１０１はＮＡＮＤゲート６の
一方の入力に接続されており、また、ＮＡＮＤゲート６
のもう一方の入力はマイクロプロセッサ５のリフレッシ
コ信号１０２に接続されているので、所定の時間が経過
した後、信号１０２が論理“０゛″から論理゛ビヘ状態
遷移すると、信号１０１　と信号１０２の論理和の否定
であるＮＡＮＤゲート６の出力信号１０３は、第２図に
示すように、論理゛１″から論理“０″へ状態遷移する
。この時、シフトレジスタ４の出力端子ＱＡの出力信号
１０４は、未だクロックパルス信号１００が論理゛０”
から論理゛１′′へ状態遷移する前であるから、論理ビ
を保っている。従って、信号１０３と信号１０４の論理
和の否定であるＮＡＮＤゲート７の出力信号１０５は、
論理”　ｏ　”から論理゛１″′へ状態遷移する。かく
して、シフトレジスタ５の出力端子ＱＥの出力信号１０
６は、規定の位相だけシフトして、第２図に示すように
信号１０５に対して信号１００の同期の４ｙ２周期位相
がシフトし、論理゛０″′から論理＋１１１１へ状態遷
移する。ここで、信号１０６はマイクロプロセッサ１の
リセット信号入力端子（Ｒ３Ｔ）ヘリセット信号を出力
し、マイクロプロセッサ１がリセットされ、以後リセッ
トが解除されるまでダイナミックＲＡＭ２をリフレッシ
ュする信号１０２は出力されない。

一方、シフトレジスタ５の出力端子Ｑｏの出力信号１０
７は、前記信号１０６の論理ＩＩ　Ｏ１１から論理゛１
″への状態遷移に応じて信号１００の周期の３周期位相
がシフトして論理ｎ　１　ｕから論理′″０″へ状態遷
移し、信号１０７がシフトレジスタ５のクロックパルス
信号同期リセット端子（Ｒ３Ｔ）へ人力していることか
ら、すべての出力が信号１００の論理゛０′″から論理
”　１　”への状態遷移に同期してリセットされる。従
って、信号１０６　も論理゛′１″′から論理“０′″
へ状態遷移し、マイクロプロセッサ１のダイナミックＲ
ＡＭ２をリフレッシュする信号１０２の出力が再開され
る。

このように、第１図に示した回路においては、リセット
スイッチ３が如何なるタイミングに投入されようとも、
マイクロプロセッサ１がリセットされる前の最後のリフ
レッシュが完了してから、リセットが解除されてリフレ
ッシュが再開されるまでの時間が、第２図に示すように
Ｔ１に固定されている。ここで、前述のように、ダイナ
ミックＲＡＭ２がその記憶内容を正常に保持するために
必要なリフレッシュ周期はＴｌより長いので、このダイ
ナミックＲＡＭ２はマイクロプロセッサ１のリセット直
前の記憶内容を正常に保持している。

ところで、本実施例では、マイクロプロセッサ１をリセ
ットする信号１０６及びシフトレジスタ５をリセットす
る信号１０７を、該シフトレジスタ５のＱＥ、Ｑ）Ｉか
ら取り出したが、これは自由に設定することができ、ま
た、前述ＴＩも任意に設定できることはいうまでもない
。

発明の効果 以上詳述の如く、本発明に係るデータ処理装置は、リセ
ットがかかった場合も、ダイナミックＲＡＭが格納する
データが消滅する以前にリフレッシュ動作を再開するよ
うに構成されており、リセット処理直前にダイナミック
ＲＡＭが格納していたデータを、リセット後にも正しく
読み出すことが可能である。従って、リセット前のデー
タ処理装置の異常な動作の原因探査等を容易に行うこと
ができる。

【図面の簡単な説明】

第１図は、本発明に係るデータ処理装置の構成例を示す
回路図であり、 第２図は、第１図に示した装置の動作を説明するための
タイムチャートであり、 第３図は、マイクロプロセッサを使用した従来のデータ
処理装置の一般的な構成を示すブロック図であり、 第４図は、第３図に示したデータ処理装置の、特にリセ
ット動作に関与する部分の構成を詳細に示す図である。 〔主な参照番号〕 Ｌ２１・・・マイクロプロセッサ、 ２．２２・・・ダイナミックＲＡＭ。 ３．１０・・・リセットスイッチ、 ４．２０・・・シュミットトリガ、 ５・・・・・シフトレジスタ、 ２３・・・・・入出力インタフェース、２４・・・・・
被処理部、 ２０１１０６・・・・・リセット信号線、。 ２Ω２・・・・リフレッシュ信号線、 ２０３　　・・・・クロックパルス信号線、２００．３
００・・バス

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサを含む処理部と、該処理部により制
   御される被処理部と、該処理部並びに該被処理部の間で
   実行されるデータ処理に必要なプログラムおよびデータ
   を格納するダイナミックＲＡＭを含むメモリ部とを備え
   るデータ処理装置において、 前記処理部を外部からリセットするリセットスイッチを
   具備し、該リセットスイッチの投入により該処理部によ
   るダイナミックＲＡＭのリフレッシュ動作を停止し、且
   つ、該ダイナミックＲＡＭが格納した記憶内容が消去す
   る前に該停止したリフレッシュ動作を再開するように構
   成されていることを特徴とするデータ処理装置。