JPH0638209B2 - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPH0638209B2 JPH0638209B2 JP57181956A JP18195682A JPH0638209B2 JP H0638209 B2 JPH0638209 B2 JP H0638209B2 JP 57181956 A JP57181956 A JP 57181956A JP 18195682 A JP18195682 A JP 18195682A JP H0638209 B2 JPH0638209 B2 JP H0638209B2
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- input
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1169—Activating output if input changes, transition input and output not yet on
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13001—Interrupt handling
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15105—Hardwired logic to accelerate, speed up execution of instructions
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 本発明はプログラマブルコントローラに関し、更に詳述
すれば入力情報に対する出力情報の応答速度を高めるこ
とができるプログラマブルコントローラを提案するもの
である。
すれば入力情報に対する出力情報の応答速度を高めるこ
とができるプログラマブルコントローラを提案するもの
である。
第１図は公知の一般的なプログラマブルコントローラ
（以下コントローラという）の構成を略示するブロツク
図であつてスイツチ，リレー接点等の外部の入力装置８
の状態を取込んで記憶する入力情報部６、入力情報部６
が記憶した情報を読込み、プログラムメモリ２に予め格
納されている制御命令に従つて演算を実行する演算部
１、上記プログラムメモリ２及びそのアドレスカウンタ
たるプログラムカウンタ３、演算部１の演算結果を一時
的に格納しておく中間情報記憶部４、演算部１の演算結
果出力の内容を所要電圧レベルに変換してリレーコイ
ル，アクチユエータ等の外部の出力装置７へ出力する出
力情報部５等からなつている。
（以下コントローラという）の構成を略示するブロツク
図であつてスイツチ，リレー接点等の外部の入力装置８
の状態を取込んで記憶する入力情報部６、入力情報部６
が記憶した情報を読込み、プログラムメモリ２に予め格
納されている制御命令に従つて演算を実行する演算部
１、上記プログラムメモリ２及びそのアドレスカウンタ
たるプログラムカウンタ３、演算部１の演算結果を一時
的に格納しておく中間情報記憶部４、演算部１の演算結
果出力の内容を所要電圧レベルに変換してリレーコイ
ル，アクチユエータ等の外部の出力装置７へ出力する出
力情報部５等からなつている。
而して入力情報部６は、演算実行中に入力情報の内容が
変更されると不都合を生じるのでプログラムメモリ２内
の制御命令の順次的実行に先立つて前入力装置８の状態
を読込んで、この状態の情報をラツチする働きをなし、
これによつて上記不都合の解消を図るものである。
変更されると不都合を生じるのでプログラムメモリ２内
の制御命令の順次的実行に先立つて前入力装置８の状態
を読込んで、この状態の情報をラツチする働きをなし、
これによつて上記不都合の解消を図るものである。
第２図は入力情報の読込みと、これに続く制御命令の実
行とを時間軸を上下にとつて表している。入力情報の読
込開始時からｎ番地の最終の制御命令の実行時までを１
スキヤン時間と称しており、この間の動作が反復実行さ
れる。上記１スキヤン時間は一般には数十msであつて、
これが入力情報とそれを反映させるべき出力情報との間
の応答遅れとして現れることになる。
行とを時間軸を上下にとつて表している。入力情報の読
込開始時からｎ番地の最終の制御命令の実行時までを１
スキヤン時間と称しており、この間の動作が反復実行さ
れる。上記１スキヤン時間は一般には数十msであつて、
これが入力情報とそれを反映させるべき出力情報との間
の応答遅れとして現れることになる。
第３図は制御対象の回路をラダー図であらわしたもので
あり、回路Ｑは常開接点Ａの閉路にて常閉接点Ｂを介し
てリレーＹのコイルが励磁され、このリレーＹの常開接
点の閉路によつて自己保持され、接点Ｂの開路によつて
自己保持が解除されるという内容のものであり、その前
後の回路Ｐの内容がプログラムメモリ２の０〜m−1番地
に、また該回路Ｑの内容がｍ〜m＋3番地に、更に後段の
回路Ｒの内容がｍ＋4〜n番地に格納されているものとす
る。さて上記リレーＹが自己保持されている状態におい
て接点Ｂの開路から自己保持解除までの応答時間につい
て説明する。説明の便宜上１スキヤン時間を50 ms 、入
力情報読込に1ms 、制御命令実行時間を49 ms とし、回
路Ｑについての制御命令が実行されるまでの時間が40 m
s であるとする。
あり、回路Ｑは常開接点Ａの閉路にて常閉接点Ｂを介し
てリレーＹのコイルが励磁され、このリレーＹの常開接
点の閉路によつて自己保持され、接点Ｂの開路によつて
自己保持が解除されるという内容のものであり、その前
後の回路Ｐの内容がプログラムメモリ２の０〜m−1番地
に、また該回路Ｑの内容がｍ〜m＋3番地に、更に後段の
回路Ｒの内容がｍ＋4〜n番地に格納されているものとす
る。さて上記リレーＹが自己保持されている状態におい
て接点Ｂの開路から自己保持解除までの応答時間につい
て説明する。説明の便宜上１スキヤン時間を50 ms 、入
力情報読込に1ms 、制御命令実行時間を49 ms とし、回
路Ｑについての制御命令が実行されるまでの時間が40 m
s であるとする。
入力情報の読込はスキヤン時間の最初の1ms で行われる
からそれ以後の状態変化は次のスキヤン時間まで演算部
１には与えられない。例えば入力情報の読込開始後20 m
s の時点で接点Ｂが開路したものとするとこの状態は30
ms 後の次の入力情報読込時に入力され、それから40 m
s 後に自己保持解除が実行されることになり、合計70 m
s の応答遅れを生じることになる。装置の大部分の動作
は１スキヤン時間相応の数十msの応答速度であつても支
障はないが特殊な装置については、より高速の応答が望
まれるという場合がある。また入力装置の動作時間がス
キヤン時間よりも短い場合、例えば前記接点Ｂが10 ms
程度開路した場合にあつてはその状態を読込み得ず、自
己保持を解除できない等の問題点がある。
からそれ以後の状態変化は次のスキヤン時間まで演算部
１には与えられない。例えば入力情報の読込開始後20 m
s の時点で接点Ｂが開路したものとするとこの状態は30
ms 後の次の入力情報読込時に入力され、それから40 m
s 後に自己保持解除が実行されることになり、合計70 m
s の応答遅れを生じることになる。装置の大部分の動作
は１スキヤン時間相応の数十msの応答速度であつても支
障はないが特殊な装置については、より高速の応答が望
まれるという場合がある。また入力装置の動作時間がス
キヤン時間よりも短い場合、例えば前記接点Ｂが10 ms
程度開路した場合にあつてはその状態を読込み得ず、自
己保持を解除できない等の問題点がある。
応答速度向上の問題点を解決するものとして特公昭54-1
58588 号公報に係るものが存在するが、上記開路を検出
し得たにも拘らず、この開路時間が短い場合にはその検
出結果に基づく制御を行えないといつた不都合を有して
いる。
58588 号公報に係るものが存在するが、上記開路を検出
し得たにも拘らず、この開路時間が短い場合にはその検
出結果に基づく制御を行えないといつた不都合を有して
いる。
本発明は斯かる事情に鑑みてなされたものであつて、一
部の装置についてはその入力情報が変化しているかいな
いかを制御命令実行中の所定タイミングで監視し、変化
している場合はその入力情報に係る制御命令を直ちに実
行できるようにして応答速度の高速化を図つたコントロ
ーラを提供することを目的とする。
部の装置についてはその入力情報が変化しているかいな
いかを制御命令実行中の所定タイミングで監視し、変化
している場合はその入力情報に係る制御命令を直ちに実
行できるようにして応答速度の高速化を図つたコントロ
ーラを提供することを目的とする。
以下本発明を図面に基き具体的に説明する。
第４図は本発明に係るコントローラの構成を略示するブ
ロツク図である。マイクロプロセツサよりなり、データ
の転送制御入力情報の解読、制御命令等の実行をする演
算部１、制御命令を格納しておくプログラムメモリ２、
そのアドレスカウンタたるプログラムカウンタ３、出力
情報を一時的に格納しておく中間情報記憶部４、外部の
出力装置７に対するインターフエースたる出力情報部
５、外部の入力装置８の状態を取込んで記憶し、これを
演算部１に読込ませる入力情報部のハードウエア構成は
第１図に示した従来のものと全く同様である。本発明装
置ではこれらの外に入力回路９及びレジスタ１０を備え
ている。入力回路９は外部のリレ接点、スイツチ等の外
部装置の動作状態を演算部１への読込に適した電気信号
に変換するための回路であつて、入力情報部６と同数の
又はそれ以下の入力装置８接続端子を備えており、応答
性を高める必要がある入力装置、例えば前記接点Ｂはこ
の入力回路９にも接続される。なお入力回路９は入力情
報部６の一部にて兼用させることが可能である。即ち入
力装置８からの入力情報を演算部１への読込に適した電
気信号に変換するまでの部分を利用し、この部分にて分
岐出力を設ければよい。
ロツク図である。マイクロプロセツサよりなり、データ
の転送制御入力情報の解読、制御命令等の実行をする演
算部１、制御命令を格納しておくプログラムメモリ２、
そのアドレスカウンタたるプログラムカウンタ３、出力
情報を一時的に格納しておく中間情報記憶部４、外部の
出力装置７に対するインターフエースたる出力情報部
５、外部の入力装置８の状態を取込んで記憶し、これを
演算部１に読込ませる入力情報部のハードウエア構成は
第１図に示した従来のものと全く同様である。本発明装
置ではこれらの外に入力回路９及びレジスタ１０を備え
ている。入力回路９は外部のリレ接点、スイツチ等の外
部装置の動作状態を演算部１への読込に適した電気信号
に変換するための回路であつて、入力情報部６と同数の
又はそれ以下の入力装置８接続端子を備えており、応答
性を高める必要がある入力装置、例えば前記接点Ｂはこ
の入力回路９にも接続される。なお入力回路９は入力情
報部６の一部にて兼用させることが可能である。即ち入
力装置８からの入力情報を演算部１への読込に適した電
気信号に変換するまでの部分を利用し、この部分にて分
岐出力を設ければよい。
演算部１は入力情報読込の処理を実行している間は入力
情報部６の記憶内容を読込むが、後述する制御命令ＩＮ
の実行時には入力回路９の指定出力を読込むようにして
ある。
情報部６の記憶内容を読込むが、後述する制御命令ＩＮ
の実行時には入力回路９の指定出力を読込むようにして
ある。
レジスタ１０はプログラムカウンタ３のデータ内容退避
用のものであつて、演算部１が制御命令ＩＮを実行する
際に、プログラムカウンタ３の内容をこのレジスタ１０
に退避させると共に、プログラムカウンタ３のデータ内
容をプログラムメモリ２の所定範囲の先頭番地に設定す
る。また演算部１が後述する制御命令RST ０を実行する
際にはレジスタ１０のデータ内容をプログラムカウンタ
３へ復帰設定する。このレジスタ１０は演算部１内のも
のであつてもよい。
用のものであつて、演算部１が制御命令ＩＮを実行する
際に、プログラムカウンタ３の内容をこのレジスタ１０
に退避させると共に、プログラムカウンタ３のデータ内
容をプログラムメモリ２の所定範囲の先頭番地に設定す
る。また演算部１が後述する制御命令RST ０を実行する
際にはレジスタ１０のデータ内容をプログラムカウンタ
３へ復帰設定する。このレジスタ１０は演算部１内のも
のであつてもよい。
第５図はプログラムメモリ２に格納しておく制御命令を
第２図同様に示したものである。応答速度を高める必要
がある回路が第３図の回路Ｑであるとする。この回路Ｑ
に係る制御命令はどの部分に格納してもよい（第２図の
ようにｍ番地からでもよい）がいま説明の便宜上０〜３
番地に格納するものとする。そしてこの制御命令のあ
と、つまり４番地にリセツト命令RST ０を書込んでお
く。このように０〜４番地に回路Ｑについての制御命令
を書込んでおいた場合は上記した先頭番地は０番地とな
る。
第２図同様に示したものである。応答速度を高める必要
がある回路が第３図の回路Ｑであるとする。この回路Ｑ
に係る制御命令はどの部分に格納してもよい（第２図の
ようにｍ番地からでもよい）がいま説明の便宜上０〜３
番地に格納するものとする。そしてこの制御命令のあ
と、つまり４番地にリセツト命令RST ０を書込んでお
く。このように０〜４番地に回路Ｑについての制御命令
を書込んでおいた場合は上記した先頭番地は０番地とな
る。
プログラムメモリ２の他の番地には回路Ｐ，Ｒに係る制
御命令が格納されるが接点Ｂの開路動作からリレコイル
Ｙの消磁までの応答速度の必要性に応じて、接点Ｂの状
態を読込むことを指令する強制移行命令 IN B(但しＢの
部分は実際には接点Ｂに割付けた番号となる) を所要個
数、所要頻度で書込んでおく。
御命令が格納されるが接点Ｂの開路動作からリレコイル
Ｙの消磁までの応答速度の必要性に応じて、接点Ｂの状
態を読込むことを指令する強制移行命令 IN B(但しＢの
部分は実際には接点Ｂに割付けた番号となる) を所要個
数、所要頻度で書込んでおく。
次に強制移行命令ＩＮＢが読込まれた場合の演算部１の
処理について第６図のフローチヤートに基き説明する。
まず該当入力装置、つまり接点Ｂの状態を入力回路９経
由で読込む。新たに入力回路９を介して読込んだ接点Ｂ
の状態は上記した演算部１内レジスタに記憶させる。こ
れはRAM(ランダムアクセスメモリ) に記憶させてもよ
い。そしてその内容を前回の制御命令実行時の内容、つ
まり前回入力回路９から読込んで記憶させておいた内容
と比較し、これが一致する場合は接点Ｂに変化なしとし
てプログラムカウンタ３の内容を＋１して次の制御命令
を読込む。これに対して不一致の場合は接点Ｂに変化あ
りとしてプログラムカウンタ３の内容（第５図の場合は
例えばｍ，ｎ，ｐ等）をレジスタ１０に退避格納し、ま
たプログラムカウンタ３には回路Ｑに係る制御命令を格
納してある範囲の先頭番地０を設定する。従つて0，1，
2，3番地の制御命令が強制的に実行されることになり接
点Ｂが開路したときには直ちにリレーＹのコイルが消磁
されることになる。この命令の実行に際しては既にレジ
スタ等に記憶させてある接点Ｂの状態の情報を用いる。
第５図の例はｍ番地では変化がなくｍ〜ｎ番地間にて変
化があり、これがｎ番地で検出されて０番地へ戻つたこ
とを実線矢符で示している。
処理について第６図のフローチヤートに基き説明する。
まず該当入力装置、つまり接点Ｂの状態を入力回路９経
由で読込む。新たに入力回路９を介して読込んだ接点Ｂ
の状態は上記した演算部１内レジスタに記憶させる。こ
れはRAM(ランダムアクセスメモリ) に記憶させてもよ
い。そしてその内容を前回の制御命令実行時の内容、つ
まり前回入力回路９から読込んで記憶させておいた内容
と比較し、これが一致する場合は接点Ｂに変化なしとし
てプログラムカウンタ３の内容を＋１して次の制御命令
を読込む。これに対して不一致の場合は接点Ｂに変化あ
りとしてプログラムカウンタ３の内容（第５図の場合は
例えばｍ，ｎ，ｐ等）をレジスタ１０に退避格納し、ま
たプログラムカウンタ３には回路Ｑに係る制御命令を格
納してある範囲の先頭番地０を設定する。従つて0，1，
2，3番地の制御命令が強制的に実行されることになり接
点Ｂが開路したときには直ちにリレーＹのコイルが消磁
されることになる。この命令の実行に際しては既にレジ
スタ等に記憶させてある接点Ｂの状態の情報を用いる。
第５図の例はｍ番地では変化がなくｍ〜ｎ番地間にて変
化があり、これがｎ番地で検出されて０番地へ戻つたこ
とを実線矢符で示している。
次に第７図のフローチヤートに基きリセツト命令RST ０
が読込まれた場合の処理について説明する。上述のよう
にして０〜３番地の命令を実行すると次には４番地の命
令、つまりリセツト命令RST ０が読込まれることにな
る。そうすると演算部１はレジスタ１０のデータ内容を
プログラムカウンタ３に復帰設定し、次いでプログラム
カウンタ３の内容を＋１する。これにより例えばｎ＋１
番地の命令、つまり強制移行命令ＩＮＢに続く命令が実
行される状態に戻ることになる。第５図の例では４番地
に続いてｎ＋１番地の命令が実行されることを破線矢符
で示している。
が読込まれた場合の処理について説明する。上述のよう
にして０〜３番地の命令を実行すると次には４番地の命
令、つまりリセツト命令RST ０が読込まれることにな
る。そうすると演算部１はレジスタ１０のデータ内容を
プログラムカウンタ３に復帰設定し、次いでプログラム
カウンタ３の内容を＋１する。これにより例えばｎ＋１
番地の命令、つまり強制移行命令ＩＮＢに続く命令が実
行される状態に戻ることになる。第５図の例では４番地
に続いてｎ＋１番地の命令が実行されることを破線矢符
で示している。
このように入力情報部６からこれにラツチされた入力装
置８の状態を読込むだけではなく、１スキヤン時間にお
いて制御命令実行中に１回以上、所要の入力装置の状態
を入力回路９経由で時間遅れなく読込むこととし、この
読込データが先に読込んでいるデータと異る場合は直ち
にその変化に係る制御命令の実行へ強制移行されるの
で、その入力装置及びこれによつて制御される出力装置
間の応答は著しく高速化される。いま強制移行命令ＩＮ
Ｂを10 ms 間隔で書込んでおくこととし、また０〜３番
地の命令の実行に1ms を要するものとする場合は最悪の
条件下でも11 ms でリレーＹの自己保持が解除されるこ
とになる。この時間間隔を短かくすればそれだけ応答性
が高められるのは勿論である。また強制移行命令ＩＮＢ
は複数の入力装置について書込むことが可能であること
は勿論である。また強制移行されて実行される命令にお
いてはこの移行の判定に用いたのと同一の入力装置の状
態をレジスタ，RAM から読出して用いるので、この命令
実行の間の入力装置の状態変化は考慮する必要がない。
従って、入力装置の状態を表す信号の時間幅は命令IN B
の間隔あれば足り、応答速度の高速化に有効である。
置８の状態を読込むだけではなく、１スキヤン時間にお
いて制御命令実行中に１回以上、所要の入力装置の状態
を入力回路９経由で時間遅れなく読込むこととし、この
読込データが先に読込んでいるデータと異る場合は直ち
にその変化に係る制御命令の実行へ強制移行されるの
で、その入力装置及びこれによつて制御される出力装置
間の応答は著しく高速化される。いま強制移行命令ＩＮ
Ｂを10 ms 間隔で書込んでおくこととし、また０〜３番
地の命令の実行に1ms を要するものとする場合は最悪の
条件下でも11 ms でリレーＹの自己保持が解除されるこ
とになる。この時間間隔を短かくすればそれだけ応答性
が高められるのは勿論である。また強制移行命令ＩＮＢ
は複数の入力装置について書込むことが可能であること
は勿論である。また強制移行されて実行される命令にお
いてはこの移行の判定に用いたのと同一の入力装置の状
態をレジスタ，RAM から読出して用いるので、この命令
実行の間の入力装置の状態変化は考慮する必要がない。
従って、入力装置の状態を表す信号の時間幅は命令IN B
の間隔あれば足り、応答速度の高速化に有効である。
以上のように本発明に係るプログラマブルコントローラ
は、制御命令を記憶させるプログラムメモリと、該プロ
グラムメモリの読出アドレスを指定するプログラムカウ
ンタと、プログラムメモリから読出された制御命令に従
って演算を行う演算部と、外部装置からの入力情報を周
期的に更新記憶し、記憶情報を演算部に与えて記憶させ
る入力情報部とを具備するプラグラマブルコントローラ
において、外部装置からの入力情報を前記入力情報部を
介することなく演算部へ与えて記憶させ得る入力回路
と、前記プログラムカウンタのデータ内容を退避させる
レジスタとを備え、前記制御命令中にて指定された外部
装置からの入力情報を前記入力回路を介して演算部に与
えて記憶させ、この入力情報を前記外部装置から入力回
路を介して既に与えられている入力情報と比較する手段
と、この比較結果が不一致である場合にプログラムカウ
ンタのデータ内容をレジスタへ退避させる一方、プログ
ラムメモリの所定範囲の先頭アドレスをプログラムカウ
ンタに設定して前記所定範囲の制御命令の実行に強制移
行させる手段と、前記所定範囲の制御命令実行後にレジ
スタに退避させたデータ内容をプログラムカウンタに設
定する手段とを具備し、前記所定範囲の制御命令実行時
には前記入力回路を介して演算部に与えて記憶させてあ
る外部装置からの入力情報を用いるべくなしてあること
を特徴とするもので、安全装置等、特定の装置について
の応答速度を所望の速度にまで高速化できる。またこの
応答速度はプログラムの変更によつて自在に設定できる
ので便宜性も高い。また瞬時的な動作をする装置をも外
部装置として組込んでもその動作を検出し損じることが
なく、またその検出結果に追従して演算制御できる等、
本発明は優れた効果を奏する。
は、制御命令を記憶させるプログラムメモリと、該プロ
グラムメモリの読出アドレスを指定するプログラムカウ
ンタと、プログラムメモリから読出された制御命令に従
って演算を行う演算部と、外部装置からの入力情報を周
期的に更新記憶し、記憶情報を演算部に与えて記憶させ
る入力情報部とを具備するプラグラマブルコントローラ
において、外部装置からの入力情報を前記入力情報部を
介することなく演算部へ与えて記憶させ得る入力回路
と、前記プログラムカウンタのデータ内容を退避させる
レジスタとを備え、前記制御命令中にて指定された外部
装置からの入力情報を前記入力回路を介して演算部に与
えて記憶させ、この入力情報を前記外部装置から入力回
路を介して既に与えられている入力情報と比較する手段
と、この比較結果が不一致である場合にプログラムカウ
ンタのデータ内容をレジスタへ退避させる一方、プログ
ラムメモリの所定範囲の先頭アドレスをプログラムカウ
ンタに設定して前記所定範囲の制御命令の実行に強制移
行させる手段と、前記所定範囲の制御命令実行後にレジ
スタに退避させたデータ内容をプログラムカウンタに設
定する手段とを具備し、前記所定範囲の制御命令実行時
には前記入力回路を介して演算部に与えて記憶させてあ
る外部装置からの入力情報を用いるべくなしてあること
を特徴とするもので、安全装置等、特定の装置について
の応答速度を所望の速度にまで高速化できる。またこの
応答速度はプログラムの変更によつて自在に設定できる
ので便宜性も高い。また瞬時的な動作をする装置をも外
部装置として組込んでもその動作を検出し損じることが
なく、またその検出結果に追従して演算制御できる等、
本発明は優れた効果を奏する。
第１図は一般的なコントローラの略示ブロツク図、第２
図は演算部の動作の説明図、第３図はラダー回路図、第
４図は本発明のコントローラの略示ブロツク図、第５図
はプログラムメモリの記憶内容と共に示す動作説明図、
第６図，第７図は命令の実行内容を示すフローチヤート
である。 １……演算部、２……プログラムメモリ、３……プログ
ラムカウンタ、６……入力情報部、９……入力回路、１
０……レジスタ
図は演算部の動作の説明図、第３図はラダー回路図、第
４図は本発明のコントローラの略示ブロツク図、第５図
はプログラムメモリの記憶内容と共に示す動作説明図、
第６図，第７図は命令の実行内容を示すフローチヤート
である。 １……演算部、２……プログラムメモリ、３……プログ
ラムカウンタ、６……入力情報部、９……入力回路、１
０……レジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−158588（ＪＰ，Ａ) 特開 昭51−41189（ＪＰ，Ａ) 特開 昭53−5385（ＪＰ，Ａ) 特開 昭56−140407（ＪＰ，Ａ) 特開 昭56−145402（ＪＰ，Ａ) 特開 昭57−39408（ＪＰ，Ａ)
Claims (1)
- 【請求項１】制御命令を記憶させるプログラムメモリ
と、該プログラムメモリの読出アドレスを指定するプロ
グラムカウンタと、プログラムメモリから読出された制
御命令に従って演算を行う演算部と、外部装置からの入
力情報を周期的に更新記憶し、記憶情報を演算部に与え
て記憶させる入力情報部とを具備するプログラマブルコ
ントローラにおいて、外部装置からの入力情報を前記入
力情報部を介することなく演算部へ与えて記憶させ得る
入力回路と、前記プログラムカウンタのデータ内容を退
避させるレジスタとを備え、前記制御命令中にて指定さ
れた外部装置からの入力情報を前記入力回路を介して演
算部に与えて記憶させ、この入力情報を前記外部装置か
ら入力回路を介して既に与えられている入力情報と比較
する手段と、この比較結果が不一致である場合にプログ
ラムカウンタのデータ内容をレジスタへ退避させる一
方、プログラムメモリの所定範囲の先頭アドレスをプロ
グラムカウンタに設定して前記所定範囲の制御命令の実
行に強制移行させる手段と、前記所定範囲の制御命令実
行後にレジスタに退避させたデータ内容をプログラムカ
ウンタに設定する手段とを具備し、前記所定範囲の制御
命令実行時には前記入力回路を介して演算部に与えて記
憶させてある外部装置からの入力情報を用いるべくなし
てあることを特徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181956A JPH0638209B2 (ja) | 1982-10-15 | 1982-10-15 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181956A JPH0638209B2 (ja) | 1982-10-15 | 1982-10-15 | プログラマブルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5969811A JPS5969811A (ja) | 1984-04-20 |
| JPH0638209B2 true JPH0638209B2 (ja) | 1994-05-18 |
Family
ID=16109807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57181956A Expired - Lifetime JPH0638209B2 (ja) | 1982-10-15 | 1982-10-15 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638209B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117001A (ja) * | 1985-11-16 | 1987-05-28 | Hitachi Ltd | プログラマブルシ−ケンスコントロ−ラの入出力処理方法 |
| JPH07104686B2 (ja) * | 1986-08-14 | 1995-11-13 | 三菱電機株式会社 | 高速演算処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010643B2 (ja) * | 1978-06-05 | 1985-03-19 | オムロン株式会社 | シ−ケンスコントロ−ラ |
-
1982
- 1982-10-15 JP JP57181956A patent/JPH0638209B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5969811A (ja) | 1984-04-20 |
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