JPH02177199A - Ｎａｎｄセルを持つ電気的に消去及びプログラム可能な半導体メモリ装置及びその装置における消去方法及びプログラム方法 - Google Patents

Ｎａｎｄセルを持つ電気的に消去及びプログラム可能な半導体メモリ装置及びその装置における消去方法及びプログラム方法

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JPH02177199A
JPH02177199A JP1050207A JP5020789A JPH02177199A JP H02177199 A JPH02177199 A JP H02177199A JP 1050207 A JP1050207 A JP 1050207A JP 5020789 A JP5020789 A JP 5020789A JP H02177199 A JPH02177199 A JP H02177199A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、電気的に消去及びプログラム可能な半導体メ
モリ装置に係るもので、特にＮＡＮＤセルを持つ半導体
メモリ装置に係るものである。
〈従来の技術〉 電気的に消去及びプログラム可能な読出し専用メモリ（
ＥＥＰＲＯＭ）装置に最も広（使用されるフローティン
グゲートＥ　Ｅ　Ｐ　ＲＯＭセルは、薄いゲート酸化膜
を通じての電子のトンネリング（Ｆｏｗｌｅｒ　−Ｎｏ
ｒｄｈｅｉｍ　ｔｕｎｎｅｌｌｉｎｇ　）を利用するこ
とにより、データのプログラム及び消去をしている。
このような従来のＥ　Ｅ　Ｐ　ＲＯＭセルの１ビツトは
、入力アドレスによりこのビットを選択するための選択
トランジスタと、選択時にプログラム又は消去動作モー
ドにより電子を吸入又は排出するフローティングゲート
を持つセンストランジスタとで構成されている。
そして、このようなＥＥＰＲＯＭセルを持つ従来のＥＥ
ＰＲＯＭ装置は、１バイト（８ビツト）でプログラム、
消去及び読出し動作を行うことができ、しかも５ボルト
の単元電源で使用することができるという長所を持って
いる。
しかし、前記のようなＥ　Ｅ　Ｐ　ＲＯＭセルは、１ビ
ット当り二つのトランジスタを使用しているので、高密
度ＥＥＰＲＯＭ装置に用いるについてはチップの小型化
という点で望ましいものではない。
この問題を解決するものとして、ＮＡＮＤセル（以下、
メモリストリングと称する）を持つＥＥＰＲＯＭ装置が
１９８８　　ＳＹＭＰＯ３ＩＬＩＭ　　ＯＮ　　ＶＬＳ
ＩＣ４ＲＣＵＩＴ　、　ＤＩＣ；ＥＳＴ　　ＯＦ　　Ｔ
ＥＣＨＮＩＣＡＬ　　ＰＡＰＥＲ３、３３〜３４頁に開
示されている。
このメモリストリングを持つＥＥＰＲＯＭ装置のメモリ
アレイの一部分の等価回路図を第５図に示す。
メモリアレイ１０は、互いに平行な列ラインで表示され
た多数のビットラインＢＬ、、ＢＬ２・・・と、ビット
ラインＢＬ、、ＢＬ２・・・の各々と接地の間に接続さ
れ互いに平行な行と列によるマトリックス形式で配列さ
れた多数のメモリストリングＭＳ、、、ＭＳ、２・・・
とで構成されている。
そして、各メモリストリングは、ドレインが対応するビ
ットラインに接続されたストリングセレクトＭＯＳトラ
ンジスタＳＴと、ソースが接地に接続されたグランドセ
レクトＭＯＳトランジスタＧＴと、ストリングセレクト
ＭＯＳトランジスタＳＴのソースとグランドセレクトＭ
ＯＳトランジスタＧＴのドレインとの間にドレイン−ソ
ース通路が直列に接続された８ビツトのフローティング
ゲートＭＯＳトランジスタＭＣ，〜ＭＣ，とで構成され
ている。
また、ストリングセレクトＭＯＳトランジスタＳＴの各
ゲート、フローティングゲートＭＯＳトランジスタＭＣ
，〜ＭＣ，の各制御ゲート及びグランドセレクトＭＯＳ
トランジスタＧＴのゲートは、互いに平行な行ラインで
あるストリングセレクトラインＳＳＬ、　、ワードライ
ンＷＬ、、〜ＷＬ、乃至はグランドセレクトラインＧＳ
Ｌ、に各々接続されている。
以下、第５図を参照してＥＥＰＲＯＭ装置の動作モード
を説明する。
消去動作は全てのメモリセルが一時に消去されるフラッ
シュ消去である。このフラッシュ消去は、トランジスタ
ＳＴ及びトランジスタＧＴをターンオンするためにスト
リングラインＳＳＬ、及びグランドセレクトラインライ
ンＧＳＬ、に５ボルトを印加し、また全てのワードライ
ンＷＬ、、〜ＷＬ、に１３ボルトの消去電圧を印加し、
さらにビットラインＢＬ、、ＢＬ２・・・を接地するこ
とによりなされる。
このような電圧の印加で各フローティングゲートトラン
ジスタはドレインからフローティングゲートへの電子の
トンネリングによってエンハンスメント形のＭＯＳトラ
ンジスタに消去される。
プログラム動作はフラッシュ消去の後にワードライン毎
に行われる。例えば、メモリストリングＭＳ、内にある
メモリセルＭＣ，のプログラムを例にとって説明すると
以下の如くである。
即ち、ストリングセレクトラインＳＳＬ、と選択された
ワードラインＷＬ、、（バスワードライン）との間にあ
る選択されていないワードラインＷＬ、、〜ＷＬ、、及
びストリングセレクトラインＳＳＬ、に２０ボルトのバ
ス電圧を印加すると共に、ワードラインＷＬ　、、〜Ｗ
　Ｌ　、　、及びグランドセレクトラインＧＳＬ、に０
ボルト（グランド）を印加し、さらにビットラインＢＬ
、に２０ボルトのプログラム電圧を印加することにより
行われる。ビットラインＢＬ、に印加されたプログラム
電圧は、メモリストリングＭＳ、、中のターンオン済み
であるストリングセレクトＭＯＳトランジスタＳＴ及び
フローティングゲートトランジスタＭＣ，〜ＭＣ３を通
じ、選択されたフローティングゲートトランジスタＭＣ
，のドレインに伝達される。
そうすると、トランジスタＭＣ，のフローティングゲー
トからドレインに電子のトンネリングにより、トランジ
スタＭＣ，は、デプレッションフ形のフローティングゲ
ートＭＯＳトランジスタにプログラムされる。
メモリストリングＭＳ、、のメモリセルＭＣ，の読出し
動作は、選択されたワードラインＷＬ、、に０ボルトを
印加し、ストリングセレクトラインＳＳＬ、及びグラン
ドセレクトラインＧＳＬ、　、それに全ての非選択ワー
ドラインＷＬ、、〜ＷＬ１３、ＷＬ、５〜Ｗ　Ｌ　１ｇ
及びビットラインＢＬ、に５ボルトを印加することによ
り行われる。
そして、メモリセルＭＣ，がエンハンスメント形に消去
されている場合は、このメモリセルＭＣ４がＯＦＦ状態
であるためビットラインＢＬ、に電流の流れはないが、
逆に、メモリセルＭＣ，がデプレッション形にプログラ
ムされている場合には、このメモリセルＭＣ，がＯＮ状
態であるためビットラインＢＬ、上に電流の流れがある
。そこで、ビットラインＢＬ、と接続されたセンスアン
プがビットラインＢＬ、に流れる電流を感知することに
より、選択されたメモリセルＭＣ，のデータを読出すこ
とができる。
〈発明が解決しようとする課題〉 以上説明したＥＥＰＲＯＭ装置は下記のような問題点を
持っている。
即ち、プログラム動作中において、選択されたビットラ
イン上のプログラム電圧（２０ボルト）を選択されたメ
モリセルのドレインに伝達するために、バスワードライ
ンと接続されたメモリセルの制御ゲートに印加されるバ
ス電圧（２０ボルト）が全メモリセルの消去に要求され
る消去電圧（１３ボルト）よりずっと高いため、バスラ
イン乃至は非選択ラインに連結された全てのメモリセル
が自動的に消去されるだけでなく過度に消去されてしま
う。そのため、セルの間の攪乱が発生することがある。
また、他の問題点は、各メモリストリングとこれに対応
するビットラインとの間を接続する領域として広いもの
が要求されるということである。
つまり、ビットラインのすぐ下にメモリストリングが位
置しながらそのような大きな領域を必要とするというこ
とは、配列方向（横方向）におけるメモリセルの小形化
を制限するということである。
そのため、メモリアレイの小形化が制限されることにな
る。
したがって、本発明の目的は、高密度ＥＥＰＲＯＭ装置
に適合したメモリストリングを蒔つメモリアレイ装置を
提供すると共に、この装置における消去方法及びプログ
ラム方法を提供することにある。
また、本発明の又他の目的はメモリセル間の攪乱を防止
することができるＥＥＰＲＯＭ装置を提供することにあ
る。
〈課題を解決するための手段〉 上記目的を達成するために、この発明では、具体的には
、電気的に消去及びプログラム可能な半導体アレイに於
いて、多数の列ラインを備えると共に、列ラインと直交
する多数の基準電源線を備えており、各列ラインの両側
において各々一列に配列されると共に相互に隣接する基
準電源線の間において上・下一対の行として配列された
多数のメモリストリングを備えており、各列ラインの一
側にある上下両メモリストリングは、各々、トレイン、
ソース及びゲートを持つ第１トランジスタと、ドレイン
、ソース、フローティング及び制御ゲートを持つ多数の
フローティングトランジスタとを備えており、第１トラ
ンジスタ及びフローティングゲートトランジスタ各々の
ドレイン−ソース通路は相互に直列に接続されており、
各列ラインの他側にある上下両メモリストリングは、各
々、ドレイン、ソース及びゲートを持つ第２トランジス
タと、多数のフローティングゲートトランジスタとを備
えており、第２トランジスタ及びフローティングゲート
トランジスタ各々のドレイン−ソース通路は相互に直列
に接続されており、第１、第２両トランジスタ及びフロ
ーティングゲートトランジスタは行と列による一つのア
レイに配列され、上部メモリストリングにあっては、第
１トランジスタのゲートが第２選択ラインに、第２トラ
ンジスタのゲートが第１選択ラインに、各フローティン
グゲートトランジスタのゲートが対応する各上部ワード
ラインに各々接続され、下部メモリストリングにあって
は、第１トランジスタのゲートが第４選択ラインに、第
２トランジスタのゲートが第３選択ラインに、各フロー
ティングゲートトランジスタのゲートが対応する各下部
ワードラインに各々接続されており、第１１第２両トラ
ンジスタのドレインを一つの接触開口を通じて列ライン
に連結する手段を備えており、上部の各メモリストリン
グ各々の各直列接続の他端を上部メモリストリングに隣
接した基準電源線に接続する手段を備えており、下部の
各メモリストリング各々の各直列接続の他端をの下部メ
モリストリングに隣接した基準電源線に接続する手段を
備えていることを特徴としており、 また、行と列とに配列された多数のメモリストリングを
持っており、各メモリストリングは第１ＭＯＳトランジ
スタと多数のフローティングゲートＭＯＳトランジスタ
とを持っており、フローティングゲートＭＯＳトランジ
スタのトレイン−ソース通路は第１ＭＯＳトランジスタ
のソースと所定の基準電源線との間に直列に接続され、
第１ＭＯＳトランジスタのドレインはそれに対応する列
ラインに接続され、同一行にある各メモリストリングに
おける第１トランジスタのゲートは各々第１ラインに接
続され、メモリストリングの各行におけるフローティン
グゲートトランジスタの制御ゲートはワードラインに各
々接続されるようになったメモリアレイについて、所定
の選択されたワードラインにある全てのフローティング
ゲートＭＯＳトランジスタを消去させる消去方法であっ
て、全ての列ラインを接地し、選択されたワードライン
を保有する選択されたメモリストリングにおける選択さ
れなかったワードラインと第１ラインに電源電圧を印加
し、選択されたワードラインに消去電圧を印加し、そし
て選択されたメモリストリングにあり選択された基準電
源線をフローティングすることによりなされることを特
徴としており、さらに、行と列とに配列された多数のメ
モリストリングを持っており、各メモリストリングは第
１ＭＯＳトランジスタと多数のフローティングゲートＭ
ＯＳトランジスタを持っており、フローティングゲート
ＭＯＳトランジスタのドレイン−ソース通路は第１トラ
ンジスタのソースと基準電源線との間に直列に接続され
、第１トランジスタのドレインはそれに対応する列ライ
ンに接続され、同一行にある各メモリストリングにおけ
る第１トランジスタのゲートは各々第１ラインに接続さ
れ、メモリストリングの各行におけるフローティングゲ
ートトランジスタの制御ゲートはワードラインに各々接
続されるように構成されたメモリアレイについて、所定
の選択されたフローティングゲートＭＯＳトランジスタ
をプログラムするプログラム方法であって、選択された
列ラインにプログラム電圧を印加し、選択されたフロー
ティングゲートトランジスタを保有するメモリストリン
グにおける選択された第１ラインにバス電圧を印加し、
選択されたフローティングゲートトランジスタを含む選
択されたワードラインに所定の基準電源電圧を印加し、
選択された第１ラインと選択されたワードラインとの間
の非選択のワードラインにバス電圧を印加するについて
、選択された第１トランジスタ、選択された列に接続さ
れたフローティングゲートトランジスタ及び非選択のワ
ードラインがバス電圧によリターンオンされ、またバス
電圧がプログラム電圧より低くしかも電源電圧より高い
ことを特徴としている。
〈実　施　例〉 第１図及び第２図を参照すると、本発明によるメモリス
トリングを四つのだけが示すようにしてメモリセルアレ
イの一部分が図示されている。しかし、メモリアレイは
多数のメモリストリングを持っているということは容易
に理解できよう。
メモリアレイ１００は、行と列とのマトリックス形式で
配列された多数のメモリストリングＭＳＬ、〜ＭＳＬｉ
及びＭＳＲ，〜ＭＳＲｉを持っている（ｉは整数）。
メモリストリングＭＳＬ、〜ＭＳＬｉの各々は、ドレイ
ン、ソース及びゲートを持つ第１ストリングセレクトト
ランジスタＳ　Ｔ　＋　と、ドレイン、ソース、フロー
ティングゲート及び制御ゲートを持つ８ビツトのメモリ
セルＭＣ，〜ＭＣ，とで構成されており、メモリストリ
ングＭＳＲ，〜ＭＳＲ１の各々は、ドレイン、ソース及
びゲートを持つ第２ストリングセレクトトランジスタＳ
Ｔ２と、ドレイン、ソース、フローティングゲート及び
制御ゲートを持つ８ビツトのメモリセルＭＣ，〜ＭＣ３
とで構成されている。メモリセルＭＣ，〜ＭＣ８は全て
同−構造及び同一の大きさを持つ。
第３図には本発明に使用されるメモリセルＭＣの断面が
図示されている。また、メモリセルＭＣは第４図（ａ）
〜（ｆ）と関連して後に説明される各工程段階によって
もさらに容易に理解できる。
メモリセルＭＣは、Ｐ型半導体基板１２の表面上にチャ
ンネル領域１８によって離隔されたＮ＋ドレイン領域１
４及びＮ＋ソース領域１６を持っている。
第１多結晶シリコンで形成されたフローティングゲート
２２は、厚さ約１００人のゲート酸化膜層２８によりチ
ャンネル領域１８に対し離隔されている。
フローティングゲート２２と制御ゲート２６との間には
厚さ約２８０人の中間誘電体層２４が形成されており、
この中間誘電体層２４上に第２多結晶シリコンの制御ゲ
ート２６が形成されている。
チャンネル領域１８は、砒素又は燐等のＮ型不純物でイ
オン注入された領域である。
したがって、メモリセルＭＣは−２ないし−５ボルトの
初期しきい電圧Ｖｔｏを持つデプレッション形のフロー
ティングゲートＭＯＳトランジスタである。
第１図及び第２図とに帰ると、厚い酸化膜の上で列に平
行に伸張する金属ストリップであるビ・ソトライン（列
ライン）ＢＬ、〜ＢＬｉは、各々、厚い酸化膜に形成さ
れた接続開口５０を通じ、Ｐ型半導体基板１２内に形成
されたＮ＋拡散領域５２と接続されている。
また、各Ｎ＋拡散領域５２は、ビットラインＢＬｉの両
側下に位置し且つビットラインＢＬｉと平行なメモリス
トリング対ＭＳＬｉ及びＭＳＲｉの第１及び第２両スト
リングセレクトトランジスタＳＴ１、ＳＴ２の各々のド
レインと接続されている。
そして、第１及び第１ストリングセレクトトランジスタ
ＳＴ、　、ＳＴ、の各ソースはメモリセルＭＣ，の各ド
レインと連結されている。
さらに、各メモリストリング内にあるメモリセルＭＣ，
−ＭＣ，のドレイン−ソース通路は、トランジスタＳＴ
、又はトランジスタＳＴ２のソースとＮ＋拡散領域５２
の一部である基準電源線Ｒ８Ｌの間に直列に接続されて
おり、メモリセルＭＣ８のソースは基準電源線Ｒ８Ｌと
接続されている。
そしてまた、ビットラインに直交する基準電源線Ｒ８Ｌ
は、ビットライン対との間にあり列方向に向く金属スト
リップである共通基準電源線６２に対し開口６０を通じ
て接続されている。
尚、各メモリストリング内におけるメモリセルＭＣ，〜
ＭＣ，を直列に連結するための相互の連結領域５３はＮ
＋拡散領域５２の一部である。
斜線を引いた領域５６は、第１多結晶シリコンで形成さ
れたメモリセルＭＣ，〜ＭＣ，のフローティングゲート
である。一つの線と周期的に変わる線とにより特定され
斜線が引かれた領域６４は第１多結晶シリコンで形成さ
れた第１ストリングセレクトラインＳＳＬ、であり、こ
の第１ストリングセレクトラインＳＳＬ、は第２ストリ
ングセレクトトランジスタＳＴ２のゲートを形成する。
また、斜線を引いた領域６６は第１多結晶シリコンで形
成された第２ストリングセレクトライン５ＳＬ２であり
、第１ストリングセレクトトランジスタＳＴ、のゲート
はこの第２ストリングセレクトライン５ＳＬ２の一部分
である。
第１及び第２の両ストリングセレクトラインＳＳＬ、、
５ＳＬ２と交差する点線で書かれた四角形の領域５４は
半導体基板１２の表面に形成された埋没Ｎ＋領領域あり
、この−行にあるメモリセルの全ての制御ゲート２６は
一つのワードラインの一部分である。例えば、一つの行
におけるメモリセルＭＣ，の制御ゲート２６は、第２多
結晶シリコンでストリップ６８として形成されたワード
ラインＷＬ、の一部分である。同様にして、メモリセル
ＭＣ２〜ＭＣｓの制御ゲートは、各々、フローティング
ゲート領域５６の上部から行に平行に伸張する第２多結
晶シリコンストリツプであるワードラインＷＬ２〜ＷＬ
、の一部分である。
白色表示の領域５８はメモリセルＭＣ，〜ＭＣ１の間を
分離するための厚いフィールド酸化膜層が形成された領
域である。
メモリストリングは行ラインの軸Ａについて対称するこ
とを留意しなければならない。したがって、各Ｎ＋拡散
領域５２は、隣接したビットラインと平行して上下に伸
張する一対の上部のＮ”拡散領域５２ａと一対の下部拡
散領域５２ｂとを持っている。この上部及び下部の両Ｎ
＋拡散領域５２ａ、５２ｂの各端部は、隣接したビット
ラインと平行に配置されたメモリストリングと連結され
ている。したがって、ビットラインと連結された一つの
接続開口５０はＮ＋拡散領域５２を通じて四つのメモリ
ストリングと連結され、高密度メモリセルを持つＥＥＰ
ＲＯＭ装置が達成されることになる。
以下、第１図を参照して同一行にあるメモリストリング
に対する消去、プログラム及び読出し動作を説明する。
消去動作はアドレス入力により選択されたワードライン
に接続する全てのメモリセルに対して行われる。即ち、
消去動作は列、つまり頁ごとに行われる。説明の便宜の
ために選択されたワードラインＷＬ３上にあるメモリセ
ルＭＣ３を消去する場合を説明する。
選択されたワードラインＷＬｓに１８ボルトの消去電圧
Ｖｅを印加すると共に、全てのビットラインＢＬ、〜Ｂ
Ｌｉを接地（０ボルト）する。と同時に、選択されたメ
モリセルＭＣｓのドレインにビットラインＢＬ、〜ＢＬ
ｉ上の接地電圧が伝達されるようにするために、第１及
び第２両ストリングセレクトライン５ＳＬ１．５ＳＬ２
と選択されていないワードラインＷＬ、、ＷＬ２及びＷ
Ｌ４〜ＷＬ、に５ボルトの電源供給電圧Ｖｃｃを印加し
、基準電源線Ｒ８Ｌはフローティングさせる。
そうすると、メモリセルＭＣ５のドレインからフローテ
ィングゲートへの電子のトンネリングによってメモリセ
ルＭＣ３は全て約１ボルトのしきい電圧を持つエンハン
スメント形のＭＯＳトランジスタに消去される。
メモリセルのプログラム動作も頁ごとに行われる。ここ
では、選択されたビットラインＢＬ、と接続されたメモ
リストリングＭＳＬ、内にあるメモリセルＭＣ３のプロ
グラムについて説明する。
選択されたワードラインＷＬ、に接地電圧を印加し、選
択されたビットラインＢＬ、にＩ３ボルトのプログラム
電圧Ｖｐｇｍを印加し、またこのプログラムＶｐｇｍを
選択されたメモリセルＭＣ３のドレインに伝達するため
に、第２ストリングセレクトライン５ＳＬ２及びこの第
２ストリングセレクトライン５ＳＬ２と選択されたワー
ドラインＷＬ３との間にあるバスワードラインＷＬ、、
ＷＬ２に１５ボルトのバス電圧Ｖｐａを印加する。と同
時に、バスワードラインＷＬ１、ＷＢ２と接続された非
選択のメモリストリング内にあるメモリセルＭＣ，、Ｍ
Ｃ２の消去を防止するために、非選択のビットラインＢ
Ｌ２〜ＢＬｉに約４ボルトの消去防止電圧Ｖｅｉを印加
する。°またさらに、第１ストリングセレクトラインＳ
ＳＬ、に電源電圧ＶＣＣを印加する。したがって、選択
されたビットラインＢＬ、に供給されたプログラム電圧
Ｖｐｇｍは、選択されたビットラインＢＬ、と接続する
非選択約Ｖｃｃ−Ｖｔの電圧がメモリストリングＭＳＲ
内にあるメモリセルＭＣ＋　、ＭＣ２に伝達される。
ここでＶｔはストリングセレクトトランジスタＳＴ、、
Ｓｒ１のしきい電圧であり、本発明の実施例においては
約１ボルトである。したがって、Ｖｃｃ−Ｖｔは消去防
止電圧Ｖｅｉと実質的に同一である。つまり、非選択の
メモリストリング内にあるバスワードラインと接続され
たメモリセルのドレインには消去防止電圧Ｖｅｉが印加
されるので、メモリセルのフローティングゲートとドレ
インとの間に印加される差電圧は電子のＦ−Ｎトンネリ
ングを起す程高いものには設定されない。そしてその結
果、バスワードライン上の非選択のメモリセルの消去又
は過剰消去の問題を避けることができる。
一方、選択されたメモリセルＭＣｓのドレインにはプロ
グラム電圧Ｖ　ｐｇｍが印加され、これによりメモリセ
ルＭＣ，は、フローティングゲートからドレインへの電
子のＦ−Ｎ　トンネリングによって約３〜５ボルトのし
きい電圧を持つデプレッションフローティングゲートＭ
ＯＳトランジスタにプログラムされる。
選択されたワードラインＷＬ、と基準電源線Ｒ８Ｌとの
間にある非選択のワードラインＷＬ、〜ＷＬ、には電源
電圧Ｖｃｃが印加される。これは選択されたメモリセル
ＭＣ３の過剰プログラムによってメモリセルＭＣ３の下
にあるメモリセルＭＣ４の消去撹乱を防止する効果を持
つ。
プログラム動作中を通じて基準電源線Ｒ８Ｌはフローテ
ィングされる。もし、メモリセルの過剰プログラムによ
って基準電源線Ｒ８Ｌの電位がラインＲ８Ｌと接続され
た非選択のメモリセルをプログラムする程高いものに上
昇するとしたら、そのような問題は基準電源線Ｒ８Ｌを
約５ボルトにクランピングすることによって防止される
ことができる。
以下、ビットラインＢＬ、と接続されたメモリストリン
グＭＳＬ内にあるメモリセルＭＣ３の読出し動作を説明
する。
この読出し動作は、選択されたワードラインＷＬＡ、基
準電源線Ｒ８Ｌ、非選択の第１ストリングセレクトライ
ンＳＳＬ、及び非選択のビットラインＢＬ２〜ＢＬｉに
接地電圧を印加し、選択された第２ストリングセレクト
ライン５ＳＬ２、非選択のワードラインＷＬ、、ＷＬ２
及びＷＬ、〜ＷＬ、に５ボルトの電源電圧Ｖｃｃを印加
し、選択されたビットラインＢＬ、に公知のセンスアン
プから３ボルトの読出し電圧Ｖ「を印加することにより
なされる。
メモリセルＭＣ，が消去された状態にある時にはビット
ラインＢＬ、に電流の流れはない。しかし、メモリセル
ＭＣ１がプログラムされた状態にあった時にはビットラ
インＢＬ、に電流の流れが現れる。そこで、このビット
ラインＢＬ、に流れる電流をセンスアンプで感知するこ
とによってデータを読むことができる。
本発明のメモリアレイ装置の前述した動作モードにおけ
る電圧の組合せを下記の表に要約して示す。
メモリアレイのいろんな動作モートに対する１旧ヨシ中
り表置上のような本発明のメモリアレイは、デプレッシ
ョン形のＮチャンネルフローティングゲートＭＯＳトラ
ンジスタをメモリセルとして使用しているので、下記の
ような長所を持っている。
即ち、プログラム中のメモリセルの撹乱を防止すること
ができる。つまり、本発明におけるバス電圧Ｖｐａ　（
＝　１５ボルト）は消去電圧Ｖｅ（＝１８ボルト）より
低いので、プログラム中のバスワードラインと接続され
た非選択のメモリセルの望ましくない消去（又は過剰消
去）が防止される。
また、プログラムの動作中に非選択のビットラインに消
去防止電圧Ｖｅｉが印加されるので、バスワードライン
と接続された非選択のメモリセルの過剰消去を防止する
ことができる。
さらに、プログラム電圧Ｖｐｇｍとバス電圧Ｖｐａが従
来の技術のものに比べて低いので、メモリセル間の絶縁
負荷が軽減され、その結果メモリアレイの小形化を容易
に達成できる。
第４図の（ａ）〜げ）は、第２図中のａ−ａ’線に沿う
断面に相当する図で、メモリセルアレイの各種の工程段
階を示した図である。
出発材料は（ｌ　Ｑ　Ｏ）オリエンテーションと５〜４
０Ω−Ｃｍの抵抗を持つＰ型シリコンウェーハである。
第４図（ａ）を参照すると、Ｐ型基板１２は上記の出発
材料の基板の場合もあり得るし、またＮ型シリコンウェ
ーハに形成されたＰ型である場合もありうる。基板１２
の表面上には約４００人のパッド酸化膜層８１が形成さ
れ、さらにその上に約１５００人の窒化珪素層８２とが
形成される。その後、通常のＬＯＧＯ３工程において公
知のＰｈｏｔｏｌｔｔｈｏｇｒａｐｈｙ技術によりフィ
ールド領域を限定し、フィールドイオン注入と約７５０
０人のフィールド酸化を行う。
第４図（ｂ）に示されるたように、フィールド酸化膜層
及び窒化珪素層８２の上に開口８４を持つフォトレジス
トのマスク層８３が、イオン注入用のマスクとして形成
される。そして、イオン注入のために開口８４に対応す
る窒化珪素層８２が除去される。
その後、埋没Ｎ＋領領域４は、１００　Ｋ　ｅＶ、線量
Ｉ　Ｘ　Ｉ　Ｏ”／ｃｒｌの砒素を以てイオン注入され
る。
そして、メモリストリングと埋没Ｎ＋領領域形成される
アクティブ領域に残っているマスク層８３、窒化珪素層
８２及びパッド酸化膜層８１が全て除去される。
第４図（Ｃ）に示されるように、ストリングセレクトト
ランジスタＳＴ、　、Ｓｒ１のゲートになる約４００人
のゲート酸化膜層８６が公知の熱酸化によって基板１２
上に形成され、その後ストリングセレクトトランジスタ
ＳＴ１．、Ｓｒ１のしきい電圧を調整するために、アク
ティブ領域は５０Ｋｅｖ、線量６．　ＯＸ　ｌ　Ｏ”／
ｃｒｌのボロンを以てイオン注入される。
その後、ストリングセレクトトランジスタＳＴ、Ｓｒ１
が形成される領域に対応するゲート酸化膜８６上にイオ
ン注入に対するマスクとして使用する第２のマスク層８
７が形成され、砒素が１００Ｋｅｙ、約３．　ＯＸ　Ｉ
　Ｏ”／ｃｒｄの線量で、メモリセルＭＣ，〜ＭＣ，の
初期しきい電圧Ｖｔｏを一２ボルト乃至−５ボルトに調
整するために注入される。
このイオン注入の後、メモリセルが形成される領域８８
にある酸化膜層８６及びマスク層８７を除去し、その後
、メモリセルＭＣ，〜ＭＣ，のゲート用の薄いゲート酸
化膜層２８が約１００人の厚さとなるように約９００°
Ｃの乾燥酸素雰囲気の中で形成される。
第４図（ｄｌに示されるように、ゲート酸化膜層８６．
２８の上に公知のＣＶＤ方法で厚さ約１５００人の第１
多結晶シリコン層８９が形成され、その後第１多結晶シ
リコン層８９は約５０Ω／口の抵抗を持つように燐でド
ープされる。
ドーピングされた第１多結晶シリコン層８９の部分はス
トリング選択トランジスタＳＴ１、Ｓｒ１のゲート及び
メモリセルＭＣ，−ＭＣａのフローティングゲートに使
用される。
ドーピング後、第１多結晶シリコン層８９上には薄い窒
化膜及び酸化膜で構成された約２５０人の中間誘電体層
９０が形成され、その後、この中間誘電体層９０上に厚
さ約３０００人の第２多結晶シリコン層９１が形成され
約２０Ω／口の抵抗を持つように燐でドープされる。も
し、必要なら、第２多結晶シリコン層９１の導電性を高
めるために、この第２多結晶シリコン層９１上に厚さ約
２０００人のタングステンケイ化物層が沈積される。
メモリセルＭＣ，〜ＭＣ，の制御ゲートとワードライン
ＷＬ、〜ＷＬ、はこの第２多結晶シリコン層９１の部分
を占有する。
第４図（ｅ）に示されるように、開口９２に対応する第
２多結晶シリコン層９１、中間誘導体層９０及び第１多
結晶シリコン層８９が通常の写真技術で除去された後、
Ｎ＋拡散領域５２を形成するために砒素がイオン注入さ
れる。イオン注入は７５Ｋｅｖと線量６　Ｘ　ｌ　Ｏ／
ｃｒＩである。
このイオン注入後、ドライブイン工程が約９７５℃の乾
燥雰囲気で約３０分間行われる。
その後、第４図（ｆ）に示されるように、厚さ約１５０
０人の軟化膜層９３が沈積され、この酸化膜層９３上に
厚さ約７５００人のＢＰＳＧ層９４層形４される。
ＢＰＳＧ層９４層形４化工程は、ビットラインの形成の
ための金属接続工程に適合するようなりＰＳＧ層９４の
表面を形成するために、約９２５℃の窒素雰囲気で約３
０分間行われる。
その後、第２図の開口５０．６０が通常の写真蝕刻によ
って形成され、Ｎ＋拡散領域５２と接続させるために金
属が塗布され、ビットラインがパターン形成される。
また、ストリングセレクトトランジスタＳＴ、Ｓｒ１の
ゲートを形成するストリングセレクトラインＳＳＬ、、
ＳＳＬ、の第１多結晶シリコン層は、各々、他のストリ
ングセレクトライン５ＳＬ２．５ＳＬ２として用いるた
めに、その上部の第２多結晶シリコンと接続されうる。
以上のように本発明の詳細な説明してきたが、本発明の
概念を逸脱しない範囲内で各種の変形もありうることは
この分野の通常の知識を有するものは容易に理解できよ
う。
〈発明の効果〉 以上のような本発明のメモリアレイは、デプレッション
形のＮチャンネルフローティングゲートＭＯＳトランジ
スタをメモリセルとして使用しているので、以下のよう
な効果を持つ。
（ａ）プログラム中のメモリセルの撹乱を防止すること
ができる。つまり、バス電圧が消去電圧より低いので、
プログラム中のバスワードラインと接続された非選択の
メモリセルの望ましくない消去（又は過剰消去）が防止
される。
（ｂ）プログラムの動作中に非選択のビットラインに消
去防止電圧が印加されるので、バスワードラインと接続
された非選択のメモリセルの過剰消去を防止することが
できる。
（Ｃ）プログラム電圧及びバス電圧が従来の技術のもの
に比べて低いので、メモリセル間の絶縁負荷が軽減され
、その結果メモリアレイの小形化を容易に達成できる。
【図面の簡単な説明】
第１図は本発明によるＥＥＰＲＯＭ装置のメモリセルア
レイの回路図、 第２図は第１図のメモリセルアレイのレイアウト配置図
、 第３図は本発明に使用されたメモリセルの断面図、 第４図（ａｌ〜（ｆ）は第２図中のａ−ａ’線に沿う断
面に相当する図で、本発明のメモリセルアレイの各製造
工程を示した図、そして 第５図はＮＡＮＤセルを持つ従来のＥＥＰＲＯＭ装置の
回路図である。 第 図（Ｃ） 第４ 図（ｄ） 第 吐 図（ａ） 第 図（ｅ）

Claims (15)

    【特許請求の範囲】
  1. （１）電気的に消去及びプログラム可能な半導体アレイ
    に於いて、 多数の列ラインを備えると共に、列ラインと直交する多
    数の基準電源線を備えており、 各列ラインの両側において各々一列に配列されると共に
    相互に隣接する基準電源線の間において上・下一対の行
    として配列された多数のメモリストリングを備えており
    、 各列ラインの一側にある上下両メモリストリングは、各
    々、ドレイン、ソース及びゲートを持つ第１トランジス
    タと、ドレイン、ソース、フローティング及び制御ゲー
    トを持つ多数のフローティングゲートトランジスタとを
    備えており、 第１トランジスタ及びフローティングゲートトランジス
    タ各々のドレイン−ソース通路は相互に直列に接続され
    ており、 各列ラインの他側にある上下両メモリストリングは、各
    々、ドレイン、ソース及びゲートを持つ第２トランジス
    タと、多数のフローティングゲートトランジスタとを備
    えており、 第２トランジスタ及びフローティングゲートトランジス
    タ各々のドレイン−ソース通路は相互に直列に接続され
    ており、 第１、第２両トランジスタ及びフローティングゲートト
    ランジスタは行と列による一つのアレイに配列され、 上部メモリストリングにあっては、第１トランジスタの
    ゲートが第２選択ラインに、第２トランジスタのゲート
    が第１選択ラインに、各フローティングゲートトランジ
    スタのゲートが対応する各上部ワードラインに各々接続
    され、下部メモリストリングにあっては、第１トランジ
    スタのゲートが第４選択ラインに、第２トランジスタの
    ゲートが第３選択ラインに、各フローティングゲートト
    ランジスタのゲートが対応する各下部ワードラインに各
    々接続されており、 第１、第２両トランジスタのドレインを一つの接触開口
    を通じて列ラインに連結する手段を備えており、 上部メモリストリングの各々の直列接続の他端を上部メ
    モリストリングに隣接した基準電源線に接続する手段を
    備えており、 下部メモリストリングの各々の直列接続の他端を下部メ
    モリストリングに隣接した基準電源線に接続する手段を
    備えていることを特徴とするアレイ。
  2. （２）各フローティングゲートトランジスタがデプレッ
    ションモードのＮ＾−チャンネルフローティングゲート
    ＭＯＳトランジスタであることを特徴とする請求項（１
    ）記載のアレイ。
  3. （３）第１、第２の両トランジスタがいずれもエンハン
    スメントモードのＮ＾−チャンネルＭＯＳトランジスタ
    であることを特徴とする請求項（１）〜請求項（２）い
    ずれか記載のアレイ。
  4. （４）ドレイン連結手段は接触開口を通じて列ラインと
    接触するようになったＰ型基板上のＮ＾＋拡散領域の一
    部分であることを特徴とする請求項（１）〜請求項（３
    ）いずれか記載のアレイ。
  5. （５）基準電源線はＮ＾＋拡散領域の一部分であること
    を特徴とする請求項（１）〜請求項（４）いずれか記載
    のアレイ。
  6. （６）Ｎ＾−チャンネルフローティングゲートＭＯＳト
    ランジスタが−２ボルトないし−５ボルトの初期しきい
    電圧を持つことを特徴とする請求項（１）〜請求項（５
    ）いずれか記載のアレイ。
  7. （７）行と列とに配列された多数のメモリストリングを
    持っており、各メモリストリングは第１ＭＯＳトランジ
    スタと多数のフローティングゲートＭＯＳトランジスタ
    とを持っており、フローティングゲートＭＯＳトランジ
    スタのドレイン−ソース通路は第１ＭＯＳトランジスタ
    のソースと所定の基準電源線との間に直列に接続され、
    第１ＭＯＳトランジスタのドレインはそれに対応する列
    ラインに接続され、同一行にある各メモリストリングに
    おける第１ＭＯＳトランジスタのゲートは各々第１ライ
    ンに接続され、メモリストリングの各行におけるフロー
    ティングゲートＭＯＳトランジスタの制御ゲートはワー
    ドラインに各々接続されるようになったメモリアレイに
    ついて、所定の選択されたワードラインにある全てのフ
    ローティングゲートＭＯＳトランジスタを消去させる消
    去方法であって、 全ての列ラインを接地し、 選択されたワードラインを保有する選択されたメモリス
    トリングにおける選択されなかったワードラインと第１
    ラインに電源電圧を印加し、選択されたワードラインに
    消去電圧を印加し、そして 選択されたメモリストリングにおける選択された基準電
    源線をフローティングすることによりなされることを特
    徴とする消去方法。
  8. （８）各フローティングＭＯＳトランジスタはデプレッ
    ションモードのＮ＾−チャンネルフローティングゲート
    ＭＯＳトランジスタであることを特徴とする請求項（７
    ）記載の消去方法。
  9. （９）第１トランジスタはエンハンスメントモードのＮ
    ＾−チャンネルＭＯＳトランジスタであることを特徴と
    する請求項（７）〜請求項（８）いずれか記載の消去方
    法。
  10. （１０）電源電圧は通常５ボルトであることを特徴とす
    る請求項（７）〜請求項（９）いずれか記載の消去方法
    。
  11. （１１）行と列とに配列された多数のメモリストリング
    を持っており、各メモリストリングは第１ＭＯＳトラン
    ジスタと多数のフローティングゲートＭＯＳトランジス
    タを持っており、フローティングゲートＭＯＳトランジ
    スタのドレイン−ソース通路は第１ＭＯＳトランジスタ
    のソースと基準電源線との間に直列に接続され、第１Ｍ
    ＯＳトランジスタのドレインはそれに対応する列ライン
    に接続され、同一行にある各メモリストリングにおける
    第１トランジスタのゲートは各々第１ラインに接続され
    、メモリストリングの各行におけるフローティングゲー
    トＭＯＳトランジスタの制御ゲートはワードラインに各
    々接続されるように構成されたメモリアレイについて、
    所定の選択されたフローティングゲートＭＯＳトランジ
    スタをプログラムするプログラム方法であって、 選択された列ラインにプログラム電圧を印加し、選択さ
    れたフローティングゲートＭＯＳトランジスタを保有す
    るメモリストリングにおける選択された第１ラインにバ
    ス電圧を印加し、 選択されたフローティングゲートＭＯＳトランジスタを
    含む選択されたワードラインに所定の基準電源電圧を印
    加し、 選択された第１ラインと選択されたワードラインとの間
    の非選択のワードラインにバス電圧を印加するについて
    、選択された第１ＭＯＳトランジスタ、選択された列に
    接続されたフローティングゲートＭＯＳトランジスタ及
    び非選択のワードラインがバス電圧によリターンオンさ
    れ、またバス電圧がプログラム電圧より低くしかも電源
    電圧より高いことを特徴とするプログラム方法。
  12. （１２）各フローティングゲートＭＯＳトランジスタは
    デプレッションモードのＮ＾−チャンネルフローティン
    グゲートＭＯＳトランジスタであり、第１ＭＯＳトラン
    ジスタはエンハンスメントモードのＮ＾−チャンネルＭ
    ＯＳトランジスタであることを特徴とする請求項（１１
    ）記載のプログラム方法。
  13. （１３）選択されなかったビットラインに第１トランジ
    スタの所定のしきい電圧と等しく且つ電源電圧より低い
    消去防止電圧が印加されることを特徴とする請求項（１
    １）〜請求項（１２）いずれか記載のプログラム方法。
  14. （１４）選択されたワードラインと基準電源線との間の
    選択されなかったワードラインに電源電圧を印加すると
    共に基準電源線をフローティングする段階を含むことを
    特徴とする請求項（１１）〜請求項（１３）いずれか記
    載のプログラム方法。
  15. （１５）電源電圧は５ボルトであり、基準電源電圧は接
    地状態であることを特徴とする請求項（１１）〜請求項
    （１４）いずれか記載のプログラム方法。
JP5020789A 1988-12-27 1989-03-03 Ｎａｎｄセルを持つ電気的に消去及びプログラム可能な半導体メモリ装置及びその装置における消去方法及びプログラム方法 Expired - Lifetime JPH0632227B2 (ja)

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