JPH02177340A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02177340A JPH02177340A JP63331393A JP33139388A JPH02177340A JP H02177340 A JPH02177340 A JP H02177340A JP 63331393 A JP63331393 A JP 63331393A JP 33139388 A JP33139388 A JP 33139388A JP H02177340 A JPH02177340 A JP H02177340A
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- JP
- Japan
- Prior art keywords
- chip
- bonding pad
- semiconductor device
- chip surface
- wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔横梁上の利用分野〕
この発明は半導体装置のチップの構造に関し。
持てチップ表面上のボンディングパッド部分が内部領域
よりも旺くした半導体構造を提供するものである。
よりも旺くした半導体構造を提供するものである。
左8図は従来の半導体装置のワイヤポンディング部の部
分断面図で1図VC示すように、チップはダイパラ1′
、51の上にはんだ等で固定され。
分断面図で1図VC示すように、チップはダイパラ1′
、51の上にはんだ等で固定され。
チップ表面il+と同一平面上に設けられ九ボンディン
グパッド131 /(金線等のワイヤ(2(で外部り一
ド鴻子(図示せず)とのζ気的導通を取るようになって
いる。
グパッド131 /(金線等のワイヤ(2(で外部り一
ド鴻子(図示せず)とのζ気的導通を取るようになって
いる。
次VC作用について説明する。従来の半導体装置は第8
図の状態でプラスチック樹脂(図示せず)等で封止され
るため、チップ面積が大きい場合等は封止樹脂からのチ
ップ表面…へのに5力は・浅大になシ、その応力によっ
てチップ表面:11が歪み、チップ表面上の配線がずれ
たりして。
図の状態でプラスチック樹脂(図示せず)等で封止され
るため、チップ面積が大きい場合等は封止樹脂からのチ
ップ表面…へのに5力は・浅大になシ、その応力によっ
てチップ表面:11が歪み、チップ表面上の配線がずれ
たりして。
半導体装置が正常に動作しなくなることがある。
これは、半導体装置の果槓度が上がりチップ面積が大き
くなるに従い、より顕著になる傾向がある。
くなるに従い、より顕著になる傾向がある。
従来の半導体装置は以上のように構成されていたので、
チップ面積をあ19大さくできず。
チップ面積をあ19大さくできず。
またダイパラFの下面からワイヤの最も旨いところまで
の距離が大きいため、パッケージの厚さ?薄くできない
という問題点があった。
の距離が大きいため、パッケージの厚さ?薄くできない
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、全体のチップ面積が太き〈ても実質的なチッ
プ面積は小さくできるとともに、パンケージの厚さを薄
くできる半導体装titfr:得ることを目的とする。
たもので、全体のチップ面積が太き〈ても実質的なチッ
プ面積は小さくできるとともに、パンケージの厚さを薄
くできる半導体装titfr:得ることを目的とする。
この発明に係る半導体装置・1ボンディングバンド部分
をチップ表面よりも低くし実質r句なチップ面積を小さ
くすると七もに、パッケージの1早さ全従来まゆ薄くで
きるようにしたものである。
をチップ表面よりも低くし実質r句なチップ面積を小さ
くすると七もに、パッケージの1早さ全従来まゆ薄くで
きるようにしたものである。
この発明における半導体装置はポンデインパッド部分?
チップ表面よりも低くすることにより、実質的なチップ
面積が小さくなり封止樹脂からの応力が緩和され、信頼
性が向上し、また。
チップ表面よりも低くすることにより、実質的なチップ
面積が小さくなり封止樹脂からの応力が緩和され、信頼
性が向上し、また。
ダイパッド下面からワイヤの最も高いところまでの距離
が小さくなることにより従来より薄いフイツケージカ;
得られる。
が小さくなることにより従来より薄いフイツケージカ;
得られる。
以下、この発明の一実施例を図について説明する。81
図において、 +llはチップ表[fr%(2)はチッ
プとパンケージ外部リード端子との1通を取るためのワ
イヤ、(31はチップ表面+llよりも低く設けられた
ボンディングパッド、141μチップ六面+llからの
角度、−61はダイパッドである。
図において、 +llはチップ表[fr%(2)はチッ
プとパンケージ外部リード端子との1通を取るためのワ
イヤ、(31はチップ表面+llよりも低く設けられた
ボンディングパッド、141μチップ六面+llからの
角度、−61はダイパッドである。
また、第2図は第1図の他の実施列を示す部分断面図で
ある。
ある。
この実施例において全体のチップrkI積は従来質的な
チップ面積は小さくなる。したがって。
チップ面積は小さくなる。したがって。
その分封上樹脂からの応力が緩和されることになり、半
導体装置の信頼性が向上する。
導体装置の信頼性が向上する。
また、ボンディングパッド131がチップ表面中よりも
低いため、ダイパッド・f11下面からワイヤ(2)の
最も高いところまでの距離が小さくなり、このためパッ
ケージの厚さヲ薄くできる。
低いため、ダイパッド・f11下面からワイヤ(2)の
最も高いところまでの距離が小さくなり、このためパッ
ケージの厚さヲ薄くできる。
なお、上記実−E例では衣IMTからの角度141は9
0゜および46°ぐらいの2通りを示したが、表面から
の角度;41は何度でもよい。
0゜および46°ぐらいの2通りを示したが、表面から
の角度;41は何度でもよい。
筐た、段差部分の形状は多角でもまた曲線であってもよ
い。
い。
以上のようにこの発明によれば、ボンディングバラ)″
をチップ表面より低く構成し九ので実質的なチップ面積
が小さくなり、封止樹脂からの応力が緩和されその信頼
性が向上するとともニ/セツケージを薄くできる幼果が
ろる・
をチップ表面より低く構成し九ので実質的なチップ面積
が小さくなり、封止樹脂からの応力が緩和されその信頼
性が向上するとともニ/セツケージを薄くできる幼果が
ろる・
・シー1図はこの発明の一実施例VCよる半導体装vI
/lを示す部分断面図、第2図けこの発明の他の実施−
1−示す部分断面図、第8図は従来の半導体装置を示す
部分断面図である。 図において、]11はチップ表面、・2)はワイヤ、3
1t:f、ボンディングパッド、 +41汀チップ表面
からの角度1.Iilはダイパッドを示T。 なお1図中、同一符号は同一 または相当部分を示す。
/lを示す部分断面図、第2図けこの発明の他の実施−
1−示す部分断面図、第8図は従来の半導体装置を示す
部分断面図である。 図において、]11はチップ表面、・2)はワイヤ、3
1t:f、ボンディングパッド、 +41汀チップ表面
からの角度1.Iilはダイパッドを示T。 なお1図中、同一符号は同一 または相当部分を示す。
Claims (1)
- チップ表面の最も外側にチップを囲むように配置されて
いるボンディングパッド部分だけがトランジスタの存在
する内部領域より低くしたことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331393A JPH02177340A (ja) | 1988-12-27 | 1988-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331393A JPH02177340A (ja) | 1988-12-27 | 1988-12-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177340A true JPH02177340A (ja) | 1990-07-10 |
Family
ID=18243193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331393A Pending JPH02177340A (ja) | 1988-12-27 | 1988-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104934403A (zh) * | 2014-03-20 | 2015-09-23 | 埃赛力达加拿大有限公司 | 厚度减小且封装空间减小的半导体封装 |
-
1988
- 1988-12-27 JP JP63331393A patent/JPH02177340A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104934403A (zh) * | 2014-03-20 | 2015-09-23 | 埃赛力达加拿大有限公司 | 厚度减小且封装空间减小的半导体封装 |
| EP2924728A3 (en) * | 2014-03-20 | 2016-07-20 | Excelitas Canada Inc. | Bond pad for a semiconductor device |
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