JPH0217740A - ２つのバス間における交差回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２つの一方向バスに転送される連続する固定長
さのデータパケットにより構成される非同期時分割多重
デジタル情報に対しては互いに無関係の前記２つの一方
向バス間における交差回路であって、前記パケットが、
ｎビットのラベルフィールドとｎビットの情報フィール
ドとから成り、ｎおよびｉが一定で、ｎ＋ｉ＝ｄとなる
ように構成され、一方のバスから他方のバスにデジタル
情報を選択的に伝送するための２つのバス間の交差回路
に関するものである。

〔発明が解決しようとする課題〕

一方のラインから他方のラインに情報を切り換えるため
の方法及び回路は多数ある。しかし、特にＡＴＤ（非同
期時分割）パケット交換に用いられる方法および回路は
、情報多重化用のＡＴＤ概念が新規であるために非常に
少ない。情報の＾ＴＤ多重は、実、際上、基準規格化の
観点でＣＣＩＴＴの勧告に寄与するものであり、この多
重化の特徴は情報を固定長さのパケットに切り分け、各
パケットに固定長さのラベルを関連付けて、各パケット
が属するメツセージを識別し得るようにすることにある
。伝送ラインにおいてはパケットが連続し、即ち情報が
ない場合に伝送ラインは、情報は全くないが各々フィリ
ング（充填）用のラベルを付けである（他のものと同じ
長さの）空のパケットを伝送する。ＡＴＤ技術の主目的
は最大限の情報流を達成することにあるが、このように
情報流を最大限に大きくすると信号の遅延時間の問題が
起り、これは情報搬送信号と、それらの各クロック信号
と、論理判定信号との間の同期を正しく維持したい場合
には無視することができない。

本発明が解決しようとする技術的問題とは、前述した情
報パケットを一方の伝送ラインから他方の伝送ラインに
、即ち出発バスから到着バスにできるだけ速く切り換え
得るようにし、しかもこの場合に出発及び到着バスを経
て情報伝搬が遅れないようにすることにある。なお、パ
ケットは十分大きな長さを有し、情報フィールドのビッ
ト長は２５６ビット（ｉ　＝２５６）程度とし、又は例
えばラベルのビット長は１６．３２又は４８ビット（ｎ
＝１６．３２又は４８）とする。さらに、バスに流す情
報流を大きくするために、一般にはこれらのバスを幾本
かの、例えば１６本の導線により構成する。

本発明の技術からかなりがけ離れた技術分野、即ちグラ
フィックデジタルシステムの分野でも、このシステムの
所定の個所では情報流の大きさを極めて大きくする必要
がある。文献“ＥＩｅｃｔｒｏｎｉｑｕｅＴｅｃｈｎｉ
ｑｕｅｓ　ｅｔ　Ｉｎｄｕｓｔｒｉｅｓ”　（Ｎ［１３
１＋　　１９８６年３月１７日）から二重アレイＲＡＭ
メモリは既知であり、これはグラフィックシステムにて
情報流を制限するボルドーネックをなくすことができる
。このＲＡＭメモリは単一集積回路チップ用の２つのメ
モリ領域を具えている。その第１領域は表示メモリとし
て用いられるダイナミ・ンク２５６にの１２４Ｍであり
、第２領域は画素データに直列的にアクセスし得るチッ
プ上に集積化したカウンタによってアドレスされるｌＫ
のＲＡＭである。これら２つの領域は、伝送サイクル期
間の際中に第２領域のデータをこの第２メモリ領域から
第１メモリ領域に２００ｎｓ以下の速度で完全に伝送す
ること以外は別個の入／出力ゲートを介して独立して作
動する。しかし、このようなメモリ構成は考えられず、
又一方のバスから他方のバスに情報を転送するのにも適
していない。

本発明の目的は極めて迅速に大きな情報流を流す２つの
バス間におけるＡＴＤ多重デジタル情報用の交差回路を
集積回路にて実現することにある。

本発明の他の目的はバス対間に基本素子として本発明に
よる高速モジュラ−の交差回路を用いる変形構成によっ
て主要切替スイッチを実現しで、回路の拡張化を達成す
ることにある。

〔課題を解決するための手段〕

本発明は上述した目的を達成するために、冒頭にて述べ
た２つのバス間の交差回路において、該回路をつぎの２
つの集積回路構成ブロック、即ち、−上記バス内の出発
バスと称される一方のバスと到着バスと称される他方の
バスとの間に：ａ）　出発バスにステップ・バイ・ステ
ップ形態にて配置される１個又は複数個の直列入力端子
およびｄ個の並列出力端子を有している第１シフトレジ
スタと； ｂ）　　ｄ個の並列入力端子とｄ個の並列出力端子を有
している第１バッファレジスタと； ｃ）　　ｍ個の位置に対するアドレスバスを具えている
ｄビットのｍ個の位置を有するＲＡＭと；ｄ）　　ｄ個
の並列入力端子とｄ個の並列出力端子とを有している第
２パンフアレジスタと；ｅ）到着バスにステップ・バイ
・ステップ形態にて配置されるｄ個の並列入力端子と１
個又は複数個の直列出力端子とを有している第２シフト
レジスタ； とを順次縦続接続して構成する第１構成ブロックとニ ー前記出発バスと到着バスに対して対称的に配置され、
予じめプログラム化した判定テーブルに関連して、出発
バスを経て（又は到着バスを経てそれぞれ）パケットの
ラベルデータを受信すると共に、上記アドレスバスを介
して接続されるＲＡＭの管理ユニットを制御する抽出（
又は挿入のそれぞれの）判定ユニットを具えており、前
記管理ユニットがＲＡＭを少なくとも１つのパケット待
機リストとして管理し、しかもこの管理のためにクロッ
ク信号を受信するようにし、ピッドクロツタ、ラベルク
ロックおよびパケットクロックを同期させる導線を設け
、且つ出発バスにおけるパケットの非破壊抽出並びに到
着バスにおけるパケットの挿入を互いに非同期的に行な
うようにする第２論理スイッチ判定用構成ブロック； とを組合せて構成したことを特徴とする。

上述した交差回路の構成は、完全なワードをＲＡＭに並
列に書込む（又は読取る）ことのできるようにすると共
に、出発バス（又は到着バス）により大きな情報流を流
せるようにするものであることからして全く新規なもの
である。斯かる交差回路の構成は、ＲＡＭを１個（又は
数個）の待機リストとして管理することからして、又こ
の転送を常に高い情報転送速度を維持するために交差回
路を経て一方向モードで行なうことからしても新規なも
のである。

「交差回路」（゛クロスーポイント”）の機能的な内容
は空間分割アーキテクチャと同じようなことであり、実
際上、交差回路は２つのバス又はライン間の超小形切替
スイッチと見なすことができる。しかし、ＡＴＤ技法で
は交換情報をアナログ情報でなく、デジタル情報ビット
のパケットで構成する。本発明による交差回路が十分に
活用される斯かる特殊性によって、空間分割アーキテク
チャの有利性と時分割アーキテクチャの有利性を組合せ
て、従来のスイッチアーキテクチャを再現するか、斯か
る空間分割／時分割の組合せだけで新規のアーキテクチ
ャを創作することができる。

ラベルの位置は、年代順に云えば各パケットの冒頭とし
、第１　（又は第２）シフトレジスタに所定のパケット
をロードさせる際に、このパケットのラベルの内容に応
じて出発バスから構成（ビルディング）ブロックを抽出
するか、否かの判定（又は到着バスにおけるパケットを
消去するか、否かの判定）をするのに必要な時間をとれ
るようにする。なお、この点に関し、パケットの抽出又
は挿入についての論理的な判定は、本発明によれば、そ
の判定時間をビット時間に対して短くする必要があり、
又その判定後には高速とする必要があるから、常にラベ
ルにより行なわせる。これがため、交差回路を２つの別
個の回路形態で実現するバスには、後述するように、こ
れら２つの回路は適切に、即ち情報信号と、特にＲＡＭ
の管理ユニットに供給される論理判定信号との同期を乱
さないようにするために数センチメートル離して位置さ
せなければならない。斯くして、パケットの抽出又は挿
入の判定をこれらの交差回路に完全に分配させる。

本発明の好適例によれば、前記第２構成ブロックがラベ
ル値によってロードされる内部レジスタＥ、　Ｆ、　Ｇ
およびＨも具え、これらの各レジスタが具えている並列
出力端子をラベルフィールドか、前記第１シフトレジス
タ、第１バッファレジスタ又は前記シフトレジスタの並
列入力端子における外部信号によって切り換え得るよう
にする。

交差回路を上述したような２つの構成ブロックにより構
成する。これらのブロックは単一の集積回路形態又は２
つの集積回路形態にて実現することができる。これらい
ずれの場合にも、これら集積回路の入−出力端子の数は
、特に１６本以上の導線を有しているバスの場合には多
くなる。その理由は、これらの各集積回路には各バスの
導線の本数と後に説明するたの入−出力端子とをたした
数の２倍に相当する多数の入−出力端子を設ける必要が
あるからである。交差回路はＣ−ＭＯＳ技術で実現する
のが好適であり、その種々の部分をダイナミック及び／
又はスタチック形態にて形成することができる。交差回
路のシフトレジスタ、バッファレジスタ及びＲＡＭは、
例えば長さが２８８ビットに相当するか、又はそれ以上
のパケットを完全に並列的に処理するように設計する。

例えば、ＲＡ）’１は２８８ビット又はそれ以上の１２
８又は２５６ワード位置を有するように構成する。さら
に、出発バス及び到着バスの情報流は多少相違したもの
とするか、又は全く相違するものとすることができる。

〔実施例〕

以下図面を参照して実施例につき説明する。

第１図には以下の素子が示されている。

Ａ−８出発バスと称される第１一方向バスＣ−，Ｄ　　
　到着バスと称される第２一方向バスＭｌ？ＡＭ　　　
ワード長がパケットのワード長、すなわちｄビットに等
しいＲＡＭであり、かつこれはｍ個のワードあるいはｍ
個の位置を具えることができる。

ＧＭ　　　　ＭＲＡＭ用の管理ユニットＨＡＤ　　　Ｒ
ＴＥに向かう並列出力を持つＡからＢの第１シフトレジ
スタ ＲＴＥ　　　ＲＡＢとＭＲＡＭとの間の第１バッファレ
ジスタ ＲＣＤ　　　ＲＴＳから到来する並列入力を持つＣから
Ｄの第２シフトレジスタ ＲＴＳ　　　ＭＲＡＭとＲＣＤとの間の第２バッファレ
ジスタ ＨＢＡ　　　バスＡのビットクロックワイヤＨＢＢ　　
　バスＢのビットクロックワイヤＨＰＡ　　　バスＡの
パケットクロックワイヤ１１ＰＢ　　　バスＢのパケッ
トクロッタワイヤ１１８ｃ　　　バスＣのビットクロッ
クワイヤ１１ＢＤ　　　バスＤのビットクロックワイヤ
１（ＰＣバスＣのパケットクロックワイヤ）ＩＰＤ　　
　バスＤのパケットクロックワイヤＨＡＣ管理ユニット
ＧＭのクロック入力ＴＡＢ　　　バッファレジスタＲＴ
Ｅと管理ユニットＧＭの第１論理制御信号 ＴＣＤ　　　　シフトレジスタＲＣＤと管理ユニットＧ
Ｍの第２論理制御信号 シフトレジスタＲＡＢ　とＲＣＤはパケット即ちｄビッ
トに等しいか、あるいはｄビットより長い。

情報はレジスタＲＡＢに生成される同期クロック１１８
Ａ　トＨＢＢの速度でバスＡ−８に分配される。レジス
タＲＡＢはバスＡ−８にステップ・バイ・ステップ様式
で配置する。バスＡ−８の各ワイヤ（このバスは少なく
とも論理的には単一ワイヤに減らすことができる）に対
して、パケットのビットは直列にレジスタに出入し、か
つシフトされる。バス＾−Ｂに流れる各パケットに対し
て、レジスタＲＡＢからメモリＭＲＡＭにジャンプする
命令は導線１からバッファレジスタＩ？ＴＨに送られる
所定の低状態の論理オーダーＴＡＢにより決定され、従
ってバッファレジスタＲＴＥは１ビット期間内でレジス
タＩＩＡＢの内容を蓄積し、かつ同時にこの論理オーダ
ーＴＡＢは管理ユニットＧＭからメモリＭＲＡＭに送ら
れる。このオーダーはメモリＭＲＡＭの空きワード位置
を示すアドレスでへ′ツファレジスタＲＴＩＥの内容ヲ
ＭＲＡＭに書き込む指令となる。このアドレスは管理ユ
ニットＧＭをメモリＭＲＡＭに連結する読み取りアドレ
スバスとして使用されるアドレスバス２により転送され
る。レジスタＲＴＥからメモリＭＲＡＭへのデータバス
３を介しての実際のパケット転送は、導線４により伝送
されるレジスタＲＴＥの出力部５を低インピーダンス状
態に変換する管理ユニットＧＭから到来する低状態の論
理信号同により行なわれる。

バスＣ−Ｄの動作は前節にて説明した動作と同様である
。この点に関し、バスＣ−Ｄの動作は同期も、情報の流
れも、あるいはパケット抽出と挿入の決定も、バス八−
Ｂの動作に全く無関係であることに注意することが重要
である。この情報はレジスタＲＣＤに印加される同期ク
ロック肝ＣとＨＰＤの速度でバスＣ−Ｄに伝搬される。

レジスタＲＣＤはバスＣ−Ｄにステップ・バイ・ステッ
プ様式で配置する。バスＣ−Ｄに存在する各パケットに
対して、そのパケットがバッファレジスタＲＴＳからシ
フトレジスタＲＣＤに転送されるオーダーは、管理ユニ
ット叶とシフトレジスタＲＣＤの双方に導線６を介し転
送される所定の論理オーダーＴＣＤにより決定される。

この作用は実際にはパケットが完全にレジスタＲＣＤに
含まれる場合にのみ遂行され、かつ１ビット期間以内に
並列に行われる。パケットが挿入されるオーダーはレジ
スタＲＣＤの記憶入力端子の低状態論理信号ＴＣＤに基
づく読み取り指令となる。この転送の直ぐ後に新しいパ
ケットがメモリＭＲＩＩＭからバッファレジスタＲＴＳ
に転送される。この第２の転送は同じ論理信号ＴＣＤに
基づいて実行され、実際上、この第２の転送は低状態信
号ＴＣＤによりオーダーされた管理ユニッ）ＧＭから導
線７に転送される低状態論理信号ＲＥとなり、かつこれ
はレジスタＲＴＳの記憶入力端子に供給される。第２転
送中に、メモリＭＲＡＭはアドレスバス２とデータバス
３によるメモリＭＲＡＭからレジスタＲＴＳへのデータ
流によりアドレスされて、読取状態となる。

メモリの管理ユニットＧＭは導線１と６から到来する論
理オーダーＴＡＢとＴＣＤを全く非同期的に受信する。

管理ユニットＧＭはメモリＭＲＡＭにおけるアクセス衝
突を適宜制御するよう設計し、さらに特にメモリＭＲＡ
Ｍの読み書きサイクルを適宜編成するようにする。実際
上、ＲＡＭを同時に読み書きすることは不可能であると
云うことは既知である。メモリＭＲＡＭが書込まれてい
る間にＲＴＳからＲＣＤへ内容を転送させることになる
ＭＲＡＭからＲＴＳへの読み取り命令が導線６に存在す
る場合には関連する読み取り命令は書き込み命令が時点
ｔ、で終了するまでＧＭに蓄積し、ｔ、で開始される時
間遅延後にこの命令を開始させる。この動作は読取サイ
クルの実行中に到来するＲＴＥからＭＲＡＭへの内容を
書き込む命令に対しても同一である。蓄積と時間遅延は
クロックＨＡＣにより駆動される論理回路によって叶で
実行される。これに関してクロック周波数ＨＡＣがクロ
ックピッ）　ＨＢＡおよびＨＢＣの最高周波数に等しい
かあるいはそれを越えることに注意すべきである。メモ
リＭＲＡＭの読み取り／書き込み衝突の制御に加えて、
ピットクロックＩＩＢＡ　とＩＩＢｃで動作する直列レ
ジスタＲＡＢおよびＲＣＤと、パケットクロツタＩＩ　
Ｐ　Ａ　ＢもしくはＨＰＣＤの速度で動作するメモリＭ
ＲＡＭとの間の非同期性を保証するために、お互いに完
全に並列に動作するバッファレジスタＲＴＥおよびＲＴ
Ｓはお互いに直列レジスタと関連している。

その上、それらはメモリのアドレスバスと直列バスの並
列アクセスとの間の分離を許容している。

これがため、換言すれば、レジスタＲＡＢからＭＲＡＭ
への、およびＭＲＡＭからレジスタＲＣＤへの１ビ・ン
ト期間内の並列ワード転送が可能になり、かつ同じアド
レスバス２に基づ＜　ＭＲＡＭの読み書きサイクルと両
立できる。

メモリＭＲＡＭは管理ユニットＧＭ＆こより１個あるい
は数個の待機リストとして管理され、いずれの場合にも
各待機リストはバスＡ−８からバスＣ−Ｄ　（７）方向
のみの変化を保証している。これは簡単な態様でメモリ
と管理ユニットに基づく交差回路の実現ヲ許容している
。ランダムアクセスメモリＭＲＡＭの使用は等しい素子
表面積で最大蓄積容量を得ることを許容する。メモリの
管理ユニットＧＭＴよメモリＭＲＡＭを１個あるいは数
個の待機リストに変形する。

他方、メモリのアクセス時間は交差回路のクリティカル
な要素であるから、ワードの長さは可能な最大値にする
。このように、切り替えられる所定の同一のビット数に
対して、アクセス数はワード長に逆比例する。これらの
条件の下で、好ましいワード長はパケットの長さである
。待ちリストが単一方向のみの変化を保証すると言う事
実は交差回路に予想される最新の動作状態に対応する。

この構成は実現のためのいくつかのクリティカルポイン
トを簡単化している。すなわち、第１に、メモリのアク
セス時間を制限しており（この期間はもし反対方向の待
機リストが導入されるべきなら２倍の長さとなる）、第
２に、これによりメモリにアクセスするための電力消費
を低減している。

待機リストのこの一方向トラヒックはバッファレジスタ
と直列レジスタの実現を簡単化し、これは集積化を容易
にし、かつ動作速度を増大する。好ましいケースとして
メモリＭＲＡＭが単〒の待機リストのみを具える場合に
、このメモリはＦＩＦＯとして配設されることに注意す
べきである。この目的で、例えば読み書きアドレスはア
ドレスインジケータ、すなわち、ＲＡＭにおいて各書き
込み動作あるいは読み取り動作それぞれの後でインクリ
メント、即ち＋１カウントされるカウンタにより発生さ
れる。

ＭＲＡＭのメモリ位置はこのように２つのインジケータ
により循環的に使用され、一方、読み取りインジケータ
は書き込みインジケータに対して遅延されなければなら
ない。メモリＭＲＡＭがフル（満杯）のときに書き込み
要求が存在する場合、あるいはメモリＭＲＡＭがエンプ
ティ（空）のときに読み取り要求が存在する場合のよう
なロック状態からロックアウトが生じよう。これら２つ
のケースでは、オーダーは実行されるべきでなく、そし
てこの目的で管理ユニットＧＭＣ本読み書きアドレスイ
ンジケータのアドレスを常時受信する充填率測定装置を
具え、メモリＭＲＡＭがフルのときあるいはエンプティ
のときにこれらのアドレス間の差を確定し、かつ書き込
みあるいは読み取り禁止信号を発生するようにできる。

本発明による交差回路の多重化機能はバスＣを経て到着
するパケット流（ストリーム）の中にメモリＭＲＡＭの
待機リストからのパケットストリームを混合することを
その目的としている。得られたストリームはバスＤで外
に出る。実現された多重化はパケットＵＴＤの特性、す
なわち連続であると共に一定の長さである特性を利用し
ている。情報が全く存在しない場合には、その情報フィ
ールドが有意でないパケットが存在する。多重化方法は
非常に簡単でり、かつ待機リストからの並列入力を持つ
バスＣとＤの間にありかつ１パケツト長である直列レジ
スタＲＣＤのみを具えている。レジスタＲＣＤが正確に
１つの空のパケットを含む瞬間に、多重化は待機リスト
の先頭にあるパケットにより、さらに特定すると、バッ
ファレジスタｆ？Ｔｓ内に最初にロードされたパケット
によりこのリストをオーバーライドすることからなって
いる。この置き換えが完全にレジスタＲＣＤＯ中で起こ
るから、バスＣ−Ｄへのアクセスに関し別の交差回路と
何の衝突も存在しなくなる。設計の簡単さのために、本
発明による交差回路により実現された上述の多重化方法
は集積化が非常に簡単でありかつ高速性を許容している
。

パケット抽出あるいは挿入の決定論理は第２図を参照し
て後に説明するように完全に配置されている。

メモリＭＲＡＭは例えば２つの待機リストとして構成し
て第２リストに第１待機リストより高い全（ｆ先度ある
いは部分優先度を与えることができる。

これがため、第２待機リス］・は全優先度の結果として
最初に空にされるものである。混合論理に対応する部分
優先度に対しては、当業者であれば例えば第２待機リス
トがまず限定された期間中に空となり、その後で第１待
機リストが順番に空にされるようにすることができる。

情報を送信し受信することの双方を可能にしようと希望
する加入者に対して、この加入者を回線網のバスに接続
する装置は２つの交差回路を要求し−４その１つは受信
方向に（バスＡ−ＢからバスＣ−Ｄに）動作し、そして
他方は送信方向に（バスＣ−ＤからバスＡ−８に）動作
し、この場合にはパケット交換の出発バスと到着バスが
逆になる。

バスＡ−ＢとＣ−Ｄにわたる情報流は匹敵させるか、あ
るいは非常に異ならせることができ、かつ一方のバスで
はＭｂｉｔ／ｓで、他方のバスではｋｂｉｔ／ｓで計数
されるものとすることができる。

シフトレジスタＰＣＢが他の情報バスからの情報の到着
レジスタとして到着バスにわたってステップ・バイ・ス
テップ様式で配設される必要がある場合、出発バス上の
レジスタＲＡＢは必ずしもステップ・バイ・ステップ様
式で配設される必要は無いことに注意すべきである。実
際には、レジスタＲＡＢをバスＡ−８に対してバイパス
させることができ、これはパケットの伝搬時間に対する
レジスタＲＡＢの充填時間をバスＡ−８により節約する
利点を与えている。しかし、本発明では、良好な信号再
生とクロックビットによるこれらの信号の適当な再同期
化のために出発バスにわたってスッテプ・パイ・ステッ
プ配列でシフトレジスタを保持することが好ましい。図
から明らかの別の利点は一定の要素を対称的に保持する
ことにある。

第１図の交差回路はＣＭＯ３技術で単一の集積回路素子
の形態に実現するのが好ましい。１６本の導線を有する
バスＡ−８（！：Ｃ−Ｄに対して、この素子は７５個の
入出力を具え、その６４個はバスＡ、Ｂ、ＣＤの接続に
使用される。

第２図は第１図の素子の全部を有し、更に、次の素子を
有する本発明の第１の完全な例を示す。

ＨＥ　Ａ　Ｂ　　ノマスへ−Ｂのラベルり口・ンクワイ
ヤＤＥ　　　バス八−ＢからメモリＭＲＡ−へのパケ・
ンＩ・抽出用判定ユニント ＴＥＸ　　ＤＥに関連する判定テーブルＩＩ　Ｅ　ＣＤ
　　バスＣ−ＤのラベルクロックワイヤＤＩ　　　メモ
リＭＲＡＭからバスＣ−Ｄへのパケット挿入用判定ユニ
ット ＴＩＮ　　　ＤＩに関連する判定テーブルかかる第１例
によれば、バスＡまたはバスＣの各パケットのラベルに
よってそれぞれパケット抽出または挿入に必要な情報を
キャリーする。

第２図において、クロックワイヤＨＥＡＢ、　ＨＰＡお
よびＦＩＢＡをパケット抽出用判定ユニッ１−ＤＥに接
続すると共にラベル範囲に関連するバスＡの導体に接続
する。

クロックワイヤＨＰＡによって、パケット抽出用判定ユ
ニットＤＥにおいてバスＡの全パケット（有効情報およ
びラベル）がレジスタＲＡＢ内にある瞬時ｔ２を決める
ようにする。クロックワイヤＨＥＡＢによってパケット
抽出用判定ユニッ）ＤＢでこれが各パケットの全ラベル
を受ける瞬時ｔ１を決めるようにする。かかるラベルが
各パケットの頭部に順次に位置することは勿論であり、
これは瞬時１．が瞬時ｔ２に先行することを意味する。

この時間間隔１ｚｔ１を用いて、瞬時ｔ２にレジスタＲ
ＡＢに含まれるパケットを抽出するかまたは抽出しない
かを判定すると共に１パケツトの抽出判定の際にクロッ
ク周期ＨＢＡ内で並列レジスタＲＡＭからバッファレジ
スタＲＥＴにこれを転送し得るようにする。パケット抽
出用判定ユニッ）ＤＨが全ラベルを受ける場合にはこの
ラベルの内容を基にし、その内部論理の関数として次の
２つの判定のうちの一方を行うことができる。即ち、第
１の判定ではパケットをレジスタＲＡＢからメモリＭＲ
ＡＭにコピーを行う必要があり、第２の判定ではパケッ
トをメモリＭＲＡＭにコピーする必要はない。各パケッ
トをコピーするか、する必要がないかのこの指令は導体
１にパケット抽出用判定ユニッ１−ＤＥによって供給す
る。即ち、これにより、第１図の論理指令ＴＡＢを構成
する。

同様に、クロックワイヤＩＩＥｃＤ、　ｌｌＰｃおよび
ＩＩＢｃ並びにラベルフィールドに関連するバスの導体
をパケット挿入用判定ユニットＤＩに接続する。パケッ
ト挿入用判定ユニットＤＩでは、クロックワイヤ１１Ｐ
ｃによってバスＣの全パケット（有効情報およびラベル
）がレジスタＲＣＤにある瞬時ｔ４を決めるようにする
。また、パケット挿入用判定ユニットＤＩでは、クロッ
クワイヤＨＥＣＤによってこのユニットＤＩが各パケッ
トの全ラベルを受ける瞬時ｔ３を決めるようにする。ま
た、バスΔ−Ｂでは、ラベルが各パケットの頭部に位置
し、これは瞬時ｔ、が瞬時ｔ４に先行することを示す。

この時間間隔ｔ４−　ｔｚを用いて、このパケットを含
むレジスタＲＴＳからレジスタＲＣＤ内に１パケツトを
挿入するかまたは挿入しない判定を瞬時ｔ４に行い、挿
入を判定する際にクロック周期＋１Ｂｃ内に並列レジス
タＲＴＳからレジスタＲＣＤにこれを転送し得るように
する。パケット挿入用判定ユニット旧が全ラベルを受け
る場合にはラベルの内容に基づきその内部論理の関数と
して次の判定の内の１つを行うことができる。

即ち、第１の判定ではこのラベルをキャリーするバス−
Ｃ−パケットは空のパケットではなく、従って、判定は
挿入とせず、レジスタＲＣＤに含まれるパケットをバス
Ｄに出すようにする。また第２の判定では、バスＣから
のパケットは空となり、即ち、その情報フィールドは何
等重み（有効係数）を有さす、従って、瞬時ｔ、および
ｔ４間で行う判定は、レジスタＲＴＳにメモリＭＲＡＭ
から到来するパケットをレジスタＲＣＤにコピーするよ
うになり、従ってここで見出された空のパケットを重ね
書き（オーバーライド）するようになる。これがためバ
スＣに到来するパケットが空であると言う事実はこれを
レジスタＲＣＤで試み、かつ、重ね書きするには必ずし
も十分ではない。即ち、実際上パケット挿入用判定ユニ
ットＤＩによって、パケットを重ね書きするか否かの判
定を考慮してパケットラベルに含まれる他の情報を取出
すことができる。

レジスタＲＴＳからレジスタＲＣＤにパケットをコピー
するか否かの指令はパケット挿入用判定ユニットＤＩに
よって導線６に供給する。即ち、これによって第１図の
論理指令ＴＣＤを形成する。

パケット抽出または挿入の判定論理は、それぞれブロッ
クＤＥ、　ＴＥＸおよびＤＩ、　ＴＩＮによって構成す
る。この論理によって一方のバスＡ−８（またはＣ−Ｄ
）から他方のバスＣ−Ｄ（またはＡ−Ｂ）に１パケツト
を転送する判定を行う。この論理は完全に分布されてい
る。即ち、これは各交差回路に接続されるだけでなく、
これとは独立して他の交差回路に接続され、しかも、こ
れはバスＡ−８およびバスＣ−Ｄに対し独立した２つの
装置によって構成する。この２つの装置は同一のハード
ウェアの解を用い、従って完全にプログラム可能である
。極めて大きなパワーに対する切換えスイッチを得るた
めには、集中判定論理において特に探索速度を極めて高
速とすることはできない。その理由はこの時間信号伝搬
時間を考慮して減少させる必要があるからである。選択
した解では判定論理は各交差回路に関連するだけなく、
判定信号によりカバーすべき距離が無視し得る程度に小
さく、判定はバスＡ−ＢまたはバスＣ−Ｄのパケットに
のみ関連し、他の交差回路からの判定に何等依存しない
ようになる各バスにも関連するようになる。基本的には
、判定に必要な情報はラベルフィールドのパケット自体
で転送されるようになる。しかし、交差回路から見た外
部から到来する信号はパケットラベルの内容と合成して
判定を確認または禁止し得るようにする。分布解である
ここで選択された解は種々のアーキテクチャで交差回路
を簡単にオーガナイズする。これは特に簡単である。そ
の理由は選択された解によって図面に従って単一サイク
ルで判定に用いられるラベルフィールドの可能な組み合
わせの全部を解析するからである。交差回路においてこ
の判定論理の実際の実行は極めて簡単である。

その理由はこれが最も簡単な場合には、２″ピントのテ
ーブルに関連するからであり、これはｎビットより成る
ラベル判定フィールドによってアドレス指定されるよう
になる。このパケットをバッファするか否か、または、
このパケットをメモリＭＲＡＭのパケットとそれぞれ置
換し得るが否がの判定はアドレス指定されたビットの値
０または１に対応する。第２図においてパケット抽出用
判定ユニットＤＥは０本の導線を有するアドレスバス８
によってテーブルＴＥＸに接続する。従って、バスＡの
各パケットのラベルはバス８に転送する。

判定テーブルＴＥＸはバス８によってアドレス指定され
る２″個の位置を具え、その内容を０または１にエンコ
ードする。バス８によりアドレス指定された位置の内容
を導線９を経て判定テーブルＴＥＸからパケット抽出用
判定ユニッＩ−ＤＥに転送する。外部（図示せず）から
の情報により完了された後者の情報は指令によってパケ
ット抽出用判定ユニットＤＥでレジスタＲＡＢからパケ
ットを抽出するか否かを表わすようにする。パケット挿
入用判定ユニッ）ＤＩおよび挿入テーブルＴＩＮの構成
および作動はパケット抽出用判定ユニットＤＥおよび判
定テーブルＴＥＸの構成および作動と同一である。

即ち、これらは互いにバス８に対応するバス１１によっ
て、および導線９に対応する導線１２に接続する。

第３図は本発明の第２例の一部分を示し、本例では第１
図に示す素子のほかに、内部レジスタＥ、Ｆ、Ｇおよび
Ｈを設け、これらレジスタはラベル値を有すると共にレ
ジスタＪ（図示せず）はしいき値を有する。この第３例
では次に示す構成を選択するのが好適である。

一単位ゲートを用いる。

Ｄ−ＦＦ型のフリップフロップ、即ち、４０１７に等価
でレジスタを達成するＤＣ−ＭＯＳフリップフロップを
用いる。

メモリＭＲＡＭを達成するスタティックメモリブロック
を用いる。

また、特定のレジスタはロック回路型のフリップフロッ
プまたはＤ−Ｌフリップフロップおよびダイナミ・ンク
メモリフ゛口・ンクＭＲＡＭを用いるダイナミンクレジ
スタの形態で得ることができることは勿論である。

第３図の例によって得られるラベルの変化はＸ２５技術
によるスイッチング回路に好適である。

本発明の第２例を完成させるために、第２図に示す次の
素子、即ち、Ｉ（ＥＡＲ，ＤＥ、、ＴＥＸ　、　ＨＥＣ
Ｄ、　Ｄｒ、ＴＩＮおよびその接続ライン追加する必要
がある。

例えば、レジスタＥ、ＦＳＧおよびＨは非同朋直列イン
ターフェースを経て（図示しない手段で）供給し得るよ
うにする。即ち、その並列出力端子を多重切換スイッチ
によって並列ラベル入力端子に接続する。即ち、レジス
タ已に対するスイ・ンチ１５を論理信号ＣＥの制御の下
でレジスタＲＡＢに接続し、レジスタＦに対するスイッ
チ１６を論理信号ＣＦの制御の下でレジスタＲＴＨに接
続し、レジスタＧに対するスイッチ１７を論理信号ＣＧ
の制御の下でレジスタＲＣＤに接続し、レジスタ■１に
対するスイッチ１８を論理信号ＣＨの制御の下でレジス
タＲＣＤに接続する。ラベルの変化を例えばラベルレジ
スタ已に対し次のように用いる。即ち、パケットがレジ
スタＲＡＢから抽出されると共にバスＣ−Ｄに対し用い
られる場合にはこのバスの通路に接続されていてもスタ
ートバス＾−Ｂで最早や有効とはならない。

次いでこのパケットがレジスタＲＡＢを通過してそのラ
ベルを空のパケットラベル、即ち、有効情報フィールド
が無効となることなく、後に重ね書きし得る空のパケッ
トのラベルに転送する場合にはレジスタＥを用いる。出
発バスＡ−８のこのラベル変化は、本発明の第３例の場
合でもある出発バスでステップ・バイ・ステップに配列
されたシフトレジスタＲＡＢにより可能となる。レジス
タＲＡＢの長さは１パケツトの長さに少なくとも対応す
る。

レジスタＲＡＢが１パケツトを含む場合にはこのパケッ
トは、そのラベルが論理信号ＣＦの値に応じて変化して
もしなくて外部判定によってメモリＭＲＡＭに転送する
。出力レジスタＲＣＤはバスＣ−Ｄを経てステップ・バ
イ・ステップに配列する。また、その長さもｌパケット
の長さに少なくとも対応する。

レジスタＲＣＤが１パケツトを含む場合にはこのパケッ
トは外部判定の結果、論理信号Ｃ１１の値に従ってラベ
ルが変化してもしなくてもメモリＭＲＡＭからの１パケ
ツトと置換されるようになる。更に、バスＡ−Ｂおよび
Ｃ−Ｄを流れるパケットはそのラベルが外部判定により
それぞれ論理信号ＣＢおよびＣＧの制御の下で変化する
。

データは、バスＡ、Ｂ、ＣおよびＤを構成する例えば１
６本の並列導線を経て移送され、これら導線はＡｌ−Ａ
ｌ６．８１〜Ｂ１６；　Ｃ１〜Ｃ１６およびＤ１〜０１
６と称する。バスＡのデータは、有効情報フィールドが
１６Ｘ１６・２５６ビット（ｉ・２５６）のワードに対
し１６ビット周期が後続する１６−ピッドラベル（ｎ・
１６）に対する１ビット周期の割合でシフトレジスタＲ
ＡＢに戻るようになる。Ｐ、Ｑ、ＲおよびＳがバスＡの
連続パケットを表わす場合には、パケットＰの１６ラベ
ルビットがＰｉ−Ｐｉ６に関連し、例えばその後２５６
個の有効情報ビットＰ１７〜Ｐ２７２に関連するように
なる。

第３図に示す交差回路の一般的な作動は次の通りである
。

バケッｌ−Ｐに関連するデータは第１の直−並列シフト
レジスタＲＡＢに戻る。パケットＰがバスＡＢに完全に
到来する場合にはこのパケットが、１ビット周期内に第
１人カバッファレジスタＲＴＨに完全に並列に、即ち、
論理信号ＴＡＢにより制御されラベル変化してもしなく
ても２７２本の導線を経て同時に転送され得るようにな
る。

待機リストＭＲＡＭはアクセス時間がクロック周期ＨＢ
Ａ以上となるＲＡＭによって解放されるようになる。即
ち、ＲＡＭ内では同時書込みおよび続出しが不可能であ
ることは既知である。パケットＰがバッファレジスタＲ
ＴＨに転送される瞬時にメモリＭＲＡＭが使用し得なく
なる場合には、即ち、メモリＭＲＡＭが読出しサイクル
を有する場合には、パケットＰはバッファレジスタＲＴ
Ｈに記憶されたままとなり、メモリＭＲＡＭへの書込み
要求もＧＭに記憶されるようになる。メモリＭＲＡＭが
空のままである場合には読出しサイクルが生じるように
なる。次いで、ＲＴＨに含まれるパケットＰはメモリＭ
ＲＡＭのデータバス３に移動するようになる。ＲＩｌｉ
Ｔの１パケツトの最大記憶時間１７クロツタ周期ＨＢＡ
、即ち、レジスタＲＡＢに含まれるｌパケットを次のパ
ケットと置換する時間に等しい。

同様に、バスＣのデータは第２並−直列シフトレジスタ
ＲＣＤに戻る。１パケツトがレジスタＲＣＤに完全に含
まれる場合にはこのパケットは、１ビット周期内に第２
出力バッファレジスタｌ？Ｔｓに含まれるパケットによ
って完全に並列に、即ち、ラベル変化を有しても有さな
くても論理信号ＴＣＤにより制御される２７２本の導線
で同時に置換することができる。この転送が行われると
、メモリＭＲＡＭが空である　（書込みサイクルを有さ
ない）場合メモリＭＲＡＭを読出してＲＴＳを再ロード
し得るようにする。或いはまた、読出し要求を管理ユニ
ット６Ｍ内に記憶してできるだけ迅速に充満させるよう
にする。ＲＴＳの再ロードは、１パケツトをレジスタＲ
ＣＤで次のパケットにより再配置するに要する時間より
も少ない時間周期で常時行うようにする。

即ち、１２８　ＫＨｚのクロックＩＩＢＣに対してはこ
の置換時間は１３２．６μとなる。管理ユニット叶によ
って読出しおよび書込みサイクル中ＭＲＡＭのアドレス
バス２を管理してこのメモリＲＡＭを待機リストとして
作動させるようにする。構成素子のこの部分もメモリＭ
ＲＡＭの充満に関する瞬時情報を得るに好適である。

第４図には第１シフトレジスタＲＡＢを示しており、こ
の第１シフトレジスタは１６個の直列入力端子へ１〜Ａ
１６を有しているも、そのうちの２つの入力端子Ａｔ及
びＡ１６のみを示している。また、クロック信号）ＩＢ
Ａ、　）ＩＰＡ及び論理制御信号ＣＢも示しである。こ
の第１シフトレジスタの出力には８１〜８１６用のデー
タと、データＢと関連するクロック）ＩＰＢと、バスＢ
上で受けるパケットの同期信号ＨＢＢとの１８個の信号
を生じる。このレジスタＲＡＢは各データラインＡ１〜
Ａ１６に対し１つずつ計１６個の同一のサブレジスタを
以って構成されている。各サブレジスタは１９個の縦続
接続したＤ−フリップ・フロップを以って構成され、こ
れらフリップ・フロップに符号１−Ｌ−−−、１−１９
，−−−ｉ　１６−１．−−−、１６−１９をそれぞれ
付した。１８ビットのシフトレジスタを実現するために
、最初から１８個のフリップ・フロップをこれらのイン
クリメント入力端子におけるクロック信号１１８Ａの立
上り緑でリセットさせる。１９番目のフリップ・フロッ
プはインバータ１７によりクロック信号ＨＢＡＳＤの立
下縁でリセットされ、８１〜８１６における出力信号を
Ａ１−Ａ１６における入力信号と同相にする。従って、
ラベル変化がない場合、クロック信号）ＩＢＭの１８周
期だけ遅延された入力データに等しい出力データが得ら
れる。入力端子及び出力端子においては、第５図にＡｌ
、　Ａ１６．　Ｂｌ。

Ｂ１６に対し示すようにデータが、互いに等しい関連の
クロック信号ＨＢＡ及びＨＢＢの立下り縁で状態を変化
する。同期信号）ＩＰ＾は１６ラベルビットの伝送の持
続時間の間、すなわちデータが１６ライン上で並列であ
るためにクロック信号）ＩＢＡの１クロック周期の持続
時間の間高レベル状態に変化する。

この期間ＴＩ中、信号ＨＰＡ及びＣＩＥを受けるＡＮＤ
ゲート１８によりラベル変化を生せじめることができ、
このＡＮＤゲートの出力信号ＣＰとその補数信号ＣＰと
を各サブレジスタに対し３つのＮＡＮＤゲートを有する
論理回路１９に供給する。この論理回路１９は、対応す
るサブレジスタの１７番目のＤ−フリップ・フロップの
出力端子Ｑからの信号と、関連のサブレジスタの順番数
に相当するラベルレジスタＥの出力信号とを受ける。論
理回路１９の出力端子は１９番目のフリップ・フロップ
のＤ入力端子に接続されている。論理回路１９によって
達成される機能は２位置切換スイッチの機能、すなわち （口、・ＣＰ）　＋　（Ｌ・ＣＰ） に等しい。

信号ＣＢ及びＨＰＡが第５図の場合にそうであると仮定
した高状態に同時にあると、ラベルが変化する。

１６個のシフトサブレジスタの１８番目のフリップ・フ
ロップはパケットフレームのラベルを変更するためにレ
ジスタＥの内容によって予めローディング（プレロディ
ング）しておくことができる。

このブレローディングは高レベル状態にある信号ＨＰＡ
Ｖの期間中レジスタＥの内容を１６個のフリップ・フロ
ップの入力端子に移すことにより達成される。ただしこ
の期間中信号ＣＥも高レベル状態にあるものとする。ラ
ベル変化がないと、８１〜１１１６におけるデータ及び
信号ＨＰＢは、八１〜＾１６で受けられ第５図にＲ１，
Ｒ１６で示すようにパケットＲの環ラベルを構成する信
号及び期間Ｔだけ遅延された信号ＨＰＡに等しい。期間
Ｔの値はクロック信号１１８Ａの１８クロック周期に等
しいものとする。実際には、信号ＨＰＢを信号）ＩＢＢ
と同期させる必要がある。この同期は、信号ＨＰＡを信
号ＨＢＡの２７３周期だけ遅延させずに、それぞれ半ク
ロツク周期だけシフトした入力フリップフロップ２１及
び出力フリップフロップ２２により信号ＨＰＡを１クロ
ック周期だけ遅延させて信号ＨＰＢを生ぜじめることに
より簡単に実現される。この同期の簡単化はデータを１
７クロツク周期ではなく１８クロック周期だけ遅延させ
ることにより達成される。シフトレジスタＲＡＨの出力
端子には再生信号増幅器２３が設けられている。

各パケットの２７２並列ビットは信号ＨＢＡの１７クロ
ツク周期毎に１６個のザブレジスタのＤ−フリップフロ
ップ２〜１８の２７２個の出力端子に得られる。直列入
力端子及び出力端子Ａ１〜Ａ１６及びＢ１−８１６や、
ラベルキャリヤに対する並列出力端子ＡＢＩ〜ＡＢ１６
や、有効情報キャリヤに対する出力端子ＡＢ１７〜ＡＢ
２７２における４つの順次のパケットＰ、Ｑ、Ｒ及びＳ
のタイムシーケンスを第５図に示した。並列出力端子Ａ
ＢＩ〜八Ｂ２７２ではデータが半クロツク周期だけシフ
トされている。

第６図は第１バッファレジスタすなわち入力バッファレ
ジスタＲＴＥを示す。このレジスタはシフトレジスタＲ
ＡＢのｄ個の出力端子に対応するＤ≠２７２個の並列入
力端子を有する。これらの入力端子は同数のＤ−フリッ
プ・フロップＲＴＥＩ−ＲＴＥ２７２（５個のみを図示
する）の入力端子りに接続されている。これらｄ個のフ
リップ・フロップは論理信号ＨＰ八　・ＴＡＢによって
インクリメントされる。

レジスタＲＴＨの機能は特に、フレーム（パケット）を
メモリＭＲＡＭに転送する必要がある場合にレジスタＲ
ＡＢに含まれているこのフレームを蓄積することである
。この蓄積は信号ＴＡＢがこの瞬時に高レベル状態にあ
る場合に信号１１ＰＡの立下り縁で行われる。一方、信
号ＡＢＩ〜ＡＢ１６は、信号ＣＰが低レベル状態にある
場合にレジスタＦ１〜Ｆ１６に含まれているラベルと交
換される。このラベルの置き換えの為に、あらゆる点で
前述した第４図の論理回路に匹敵しうる論理回路を設け
る。それぞれ３つのＮＡＮＤゲート回路を有する１６個
の論理回路２５はＡＢＩ〜ＡＢ１６における信号或いは
Ｆ１〜Ｆ１６における信号をそれぞれ信号ＣＦの高レベ
ル状態或いは低レベル状態の関数として選択し、フリッ
プフロップＲＴＥＩ〜ＲＴＥ１６の入力端子に生ぜじめ
る。この点で、信号ＣＰが高レベル状態にある場合に信
号ＴＡＢによるパケット転送要求がなく、レジスタＲＡ
Ｂに含まれているパケットラベルを交換する信号ＣＢに
よる同時要求もないことに注意すべきである。信号ＣＥ
及びＣＦはラベルの競合が生じないように設計する。

Ｄ−フリップ・フロップの出力端子ＴＥＩ〜ＴＥ２７２
は論理信号ＷＥが低レベル状態にある際にバスＤ１〜０
２７２に、すなわちメモリＭＲＡＭのデータバス３に接
続される。後述するように論理信号ＷＥは信号ＴＡＢに
よりユニットＧＭから生ぜじめられる書込み指令であり
、この書込み指令はＲＴＨの出力部５に３状態指令とし
て作用し、この出力部５を低インピーダンス状態に移す
。

第７図に示すバッファレジスタＲＴＳは２７２ビットの
並列−並列レジスタであり、これは２７２個のＤ−フリ
ップフロップＲＴＳＩ〜ＲＴＳ２７２を以って構成され
、これらフリップフロップのＤ入力端子Ｄ１〜Ｄ２７２
はメモリＭＲＡＭのデータバス３に接続され、Ｑ出力端
子ＴＳＩ−ＴＳ２７２は出力レジスタＲＣＤに接続され
ている。メモリＭＲＡＭからのデータはユニットＧＭに
より生ぜじめられるメモリＭＲ’ＡＭの読出し指令を導
線７に供給することにより論理信号ＲＥの立下り縁でバ
ッファレジスタＴＲ３に蓄積される。信号ＲＥは信号Ｔ
ＣＤに基づいてユニットＧＭで生ぜじめられ、レジスタ
ＲＴＳのＤ−フリップフロップのインクリメント入力端
子に作用する。

第２シフトレジスタＲＣＤを第８図に示す。この第２シ
フトレジスタはバッファレジスタＲＴＳの出力端子に接
続されたｄ個の並列入力端子ＴＳＩ〜ＴＳ２７２を有す
る。これらの並列入力端子は１６個の同一のサブレジス
タにおいて１６個の入力端子の群に細分される。これら
サブレジスタのうち２個の、すなわち最初と最後のザブ
レジスタのみを図示した。各サブレジスタはバスＣ１，
Ｃ１６のようなバスＣから直列入力信号を受け、またバ
スＤ１．０１６のようなバスＤに対する直列出力端子を
有する。第２シフトレジスタＲＣＤには第１シフトレジ
スタＲＡＢに対するようにクロック信号ＦＩＢＣ及びＨ
ＰＣも供給され、接続やこれによって得られるクロック
信号ＨＢＣ及びＨＰＤは第４及び５図につき前述したも
のに匹敵しうる。一方、第１シフトレジスタＲＡＢと相
違し、情報ビットの挿入論理はより一層複雑である。実
際第２シフトレジスタＲＣＤでは、サブレジスタのフリ
ップフロップ１−．１．−−−．１−１７；−−−；１
６−１．−−−．１６−１７に関する有効情報に対する
２進選択と、フリップフロップ１−１８〜１６−１８に
関するラベル情報に対する４分の１の選択とがある。バ
スＣからのパケットのｉビットの有効情報か、或いはレ
ジスタＲＴＳからのパケットのｉビットの有効情報に関
する２進選択は３つのＮＡＮＤゲートを有する論理回路
２７によってクロック信号ＨＢＣの１クロック期間内で
行なわれる。これらの論理回路２７は第６図の論理回路
と同様に動作するも、実際には第８図の場合には論理回
路２７の入力端子に転送される論理信号及びその補数信
号は第９図の論理回路（ＡＮＤゲート回路３１及びイン
バータ３２）によって得られる信号に２及びに１すなわ
ち に２＝　ＨＰＣ−ＴＣＤ　＝　ＰＴＣＤＫ１＝　Ｋ２　
＝　ＨＰＣ−ＴＣＤ である。

同様に、バスＣ、ＲＴＳ　、レジスタＨ或いはレジスタ
Ｇからのｎラベルビットの選択は、論理信号ＨＰＣ，Ｔ
ＣＤ、　ＣＨ及びＣＧに基づいて第９図の論理回路によ
って生ぜじめられる信号に３．　Ｋ４．に５及びに６を
受ける５つのＮＡＮＤゲートを有する論理回路により行
なわれる。

第２シフトレジスタＲＣＤの入力端子及び出力端子にお
ける関連のクロック信号の立下り縁でデータ変化状態を
第１０図の時間線図に示す。この第１０図では、順序数
の前に文字ＴＳを付して示すレジスタＲＴＳから到来す
るビットを除いて情報ビットをこれら順序数のみで示し
である。同期信号は１６ラベルビットの持続時間の問直
レベル状態に変化する。従って、実際にはデータが１６
本のワイヤに並列に現われるまでにクロック信号ＨＢＣ
の１クロック期間を要する。ラベル変化がない場合には
、バスＤにおけるデータＤ１〜Ｄ１６と信号ＨＰＤとは
バスＣから受けるデータＣ１−Ｃ１６と期間Ｔ′だけ遅
延された信号［’Ｃとにそれぞれ等しい。この期間Ｔ′
の値はクロック信号ＨＢＣの１８クロック期間に等しく
とる。また実際には信号ＨＰＤを信号１１ＢＤと同期さ
せる必要がある。この同期は、信号肝Ｃを２７３ビット
だけ遅延させずにＰＣを１クロック期間だけ遅延させて
ＰＤを生せじめることにより行なう。第１シフトレジス
タＲＡＨに対するのと同様にデータは同じ構成により１
７ビットではなり１８ビットだけ遅延させ、信号ＨＰＤ
を信号ＨＰＣに対してｌビ・ントだけ遅延させるととも
に信号ＨＰＤ及びＨＢＳ間の同期を保つのを簡単に補償
しうるようにする。１６個のサブシフトレジスタの１７
個のフリップフロップに−２〜に−１８（ここにｋは１
−１６の変数である）は出力バッファレジスタＲＴＳの
内容によりプレーローディングしうる為、メモリＭＲＡ
Ｍ内に含まれるパケットを動作中に第２シフトレジスタ
ＲＣＤに転送するようにする。このプレローディングは
、転送論理を同じにした場合ＲＰＣから到来する高レベ
ル状態信号ＰＴＣＤの持続時間中レジスタＲＴＳの内容
を２７２個のＤ−フリップ・フロップの入力端子に供給
することにより行なわれる。

１６個のサブシフトレジスタの最後のフリップフロップ
１−１８〜１６−１８はレジスタＧ或いはＨの内容によ
りプレローディングしてパケットのラベルを変えるよう
にすることができる。このブレローティングは選択判定
論理について前述したのと同様に行なう。

この判定論理は例えば、以下の表■に示す通りであり、
ここに傘印は１であってもＯであっても重要でない論理
状態を示す。

論理関数に３．　Ｋ４．に５及びに６は第９図の論理回
路（Ｋ３に対しＡＮＤゲート回路３１．３３及びＮＡＮ
Ｄゲート回路３４　：　Ｋ４に対し＾ＮＤゲート回路３
１及び３３　；　Ｋ５に対しインバータ３５．３６、Ａ
ＮＤゲート回路３１及びＡＮＤゲート回路３７　ｉ　Ｋ
６に対しＡＮＤゲート回路３８）によに３＝　（（ＨＰ
Ｃ−ＴＣＤ）・Ｃ８）　＋　（（ＲＰＣ−ＴＣＤ）・Ｃ
Ｈ−ＣＧ）＋（ＣＧ　　−１１ｒ’ｃ） Ｋ４＝　　ＨＰＣ−ＴＣＤ　　−ＣＨ Ｋ５＝　　ＨＰＣ−ＴＣＤ　　−Ｃ８・ＣＧＫ６＝　　
ＣＧ　　−ＨＰＣ 前述したところから明らかなように、制御信号ＣＧは制
御信号ＣＨに優先して選択される。更に第１０図に示さ
れているように、レジスタＲＴＳからレジスタＲＣＤへ
のパケットの転送中レジスタＨのラベル転送があり、こ
の転送は高レベル状態の論理信号に５、すなわち前記の
表■の５番目の行に示すように高レベル状態の肝Ｃ及び
ＴＣＤと低レベル状態のＣＩ及びＣＧに対応する。

第１１図は、メモリＭＲＡＭの管理ユニットＧＭを示し
、第１２〜１６図にこのユニットの区分やこれら区分の
動作を説明する波形を示す、ユニットＧＭはメモリＭＲ
ＡＭのアドレス制御を行なう。このユニットは本質的に
５つのブロック、すなわち 一メモリＭＲＡＭの制御ブロック４１ −充填率ブロック４２ 一書込みアドレスインジケータ４３ 読出しアドレスインジケータ４４ −　ＭＲＡＭ　Ｌきい値回路４５ より成っている。

第１１図の右側部分にはレジスタＲＴＥ及びその出力回
路５、メモリＭＲＡＭ、データバス３、アドレスバス２
、バッファレジスタＲＴＳ及び導線４及び７のような第
３図のいくつかの素子が含まれている。

制御ブロック４１はクロック信号ＨＡＣ、論理信号ＰＴ
ＡＢ及びＰＴＣＤ、及びブロック４２からの２つの論理
信号ＭＲＡＭＰ及びＭＲＡＭＶを受信する。信号Ｐ丁Ａ
Ｂ及びＰＴＣＯはそれぞれの高状態信号ＨＰＡ及びＲＰ
Ｃにより検証さた信号ＴＡＢ及びＴＣＤである。信号Ｍ
ＲＡＭＰ及びＭＲＡＭＶはメモリＭＲＡＭがフル（満杯
）かエンプティ（空）かを示す。ブロック４１は信号畦
を書込アドレスインジケータ４３、アトスス検証装置４
６、回路４５及び導線４に送出すると共に信号ＲＥを続
出アドレスインジケータ４４、続出アドレス検証装置４
７、回路４５及び導線７に送出する。回路４５は更に信
号ＭＲＡＭＰ及びＭＲＡＭＶを受信し、しきい値信号Ｓ
ＲＡＭを送出する。書込アドレスインジケータ４３は検
証回路４６を介してアドレスバス２にこのインジケータ
の出力端子の８ビットの書込アドレスＡＷＬ〜ＡＷ８（
検証後のバス２上のこれらのアドレスビットはＡＯ〜Ａ
７として示す）を送出すると共に、これらのアドレスビ
ット１１〜八−８＋最上位ビット＾−９（ＰＦＥとも記
す）を充填率ブロック４２に直接送出する。同様に、続
出アドレスインジケータ４４は検証回路４７を介してア
ドレスバスにこのインジケータの出力端子の８ビットの
続出アドレス（検証後のバス２上のこれらのアドレスビ
ットはＡＯ〜Ａ７として示す）を送出すると共にこれら
のアドレスビットＡＲＩ〜＾Ｒ８＋最上位ビットＡＲ９
（ＰＦＬとも記す）を充填率ブロック４２に直接送出す
る。

前述したように、メモリ？ＩＲＡ旧よ待機リストとして
管理される。制御ブロック４１は書込及び続出サイクル
をレジスタＲＡＢからメモリＭＲＡＭへのパケット転送
及びメモリＭＲＡＭからレジスタＲＣＤへのパケット転
送の関数として決定する。このブロックはメモリＭＲＡ
Ｍがエンプティかフルかも示す。書込アドレスインジケ
ータ４３はレジスタＲＡＢ及びＲＴＩｉ内に順次に含ま
れるパケットをメモリＭＲＡＭ内に書込むべきメモリ位
置を発生する。このインジケータは各書込み後にインク
リメント（１カウントアツプ）される。続出アドレスイ
ンジケータ４４はメモリＭＲＡＭから読出してレジスタ
ＲＴＳ及びＲＣＤ内に順次に書込むべきパケットのメモ
リ位置を発生する。

このインジケータも各続出後にインクリメントされる。

しさい値回路４５はメモリＭＲＡＭが例えば回路４５内
に内蔵されているレジスタＪ（図示せず）に含まれてい
るプリセットしきい値のレベル以上に充填されているか
否かを示す信号ＳＭＲＡＭを出力する。

待機リストの所望の機能を実現するのにＲＡＭを使用す
ることは次の制約を生ずる。第１に、データがない位置
を読出す必要がないため常に読出カウンタを書込カウン
タに対し遅らせる必要がある。

第２に、まだ読出されてないメモリ区域を越える書込み
は必要ない。これらの条件の下では読出しと書込みの進
行を監視する必要がある。カウンタであるアドレスイン
ジケータ４３及び４４の簡単な比較では不十分である。

実際には、その循環構造のために書込カウンタは読出力
ランクより大きいこともあれば小さいこともある。ここ
で考察する解決方法では各インジケータ（カウンタ）に
１つの余分のビット（最上位ビット）を供給して続出及
び書込インジケータがＲＡＭの同一の動作状態にあるの
か２個の隣接する動作状態にあるのかを決定する。書込
及び続出アドレスの比較及びそれらの意味を下に示す。

・コレクトＭｌｉ’ＡＭ　　→続出し又は書込み許可・
エンプティＭＲＡＭ→続出しストップ・オーバフロー　
→続出しストップ ・フルＭＲＡＭ　　　　→書込みストップ・オーバフロ
ー　→書込みストップ 下記の表■は論理信号ＭＲＡＭＰ及びＭＲＡＭＶを決定
するために充填率ブロック４２により最初に実行され、
次いで論理信号畦及びＲＥを決定するために制御ブロッ
ク４１により実行される判定ロジックの満足すべき基準
を示すものである。

充填率ブロック４２は第１に、ビット静１〜静８及びピ
ッ）　ＡＲＩ〜ＡＲ８を受信し書込及び読出しアドレス
インジケータ４３及び４４の内容を比較するレジスタ比
較器（図示せず）を含んでいる。この従来の比較器は、
例えばフィリップス社のＨ［！Ｆ４５８５ＢタイプのＣ
−ＭＯＳディジタル集積回路（４ビット比較器）を数個
用いて構成することができる。−前約な正論理状態での
この比較器の出力は論理信号ＡＷ−ＡＩ？（両インジケ
ータの内容が等しいとき高レベル）及び論理信号ＡＷ＞
ＡＲ（書込インジケータが続出インジケータより先行す
るとき高レベル）により構成される。充填率ブロック４
２は更に第１２図の論理回を含み、この回路はインジケ
ータ４３及び４４から論理信号ＰＦＢ及びＰＦＬを受信
すると共に前記比較レジスタからＡＷ−ＡＲ及びＡＷ　
＞　ＡＲの論理信号を受信し、信号ＭＲＡＭＰ及びＭＲ
ＡＭＶを出力する。

ＭＲＡＭＶ及びＭＲＡ）’ＩＰに関する論理テーブル■
を得るために、第１２図の論理回は２個のＥＸＯＲゲー
ト回路４９及び５１と、２個のインバータ５２及び５３
と、２個のＡＮＤゲート回路５４及び５５とを具え、こ
れらＡＮＤゲート回路の出力端子に信号ＭＲＡＭＰ及び
ＭＲＡＭＶがそれぞれ発生する。回路４９は信号ＰＦＢ
及びＰＦＬを受信し、回路５１は信号ＡＷ　＝　ＡＲ及
びＩＶ　＞　ＡＲを受信し、回路５４は回路４９及び５
１の出力信号を受信し、回路５５は回路４９の反転出力
信号とＩＶ　＞　ＡＲの反転信号を受信する。

制御ブロック４１は第１３図に一層詳細に示してあり、
第１４図のタイルチャートを用いてその動作を説明する
。メモリＭＲＡＭの同一の読出し又は書込動作に対して
は同一の構造が使用され、これは第１３図の上記（書込
み）と底部（読出し）との間に示されている。信号−Ｅ
を発生するために、ブロック４１は２個のインバータ５
７．５Ｂ、Ｄフリップフロップ５１（その出力は−ＲＯ
で示しである）　、ＡＮＤゲート６１、ＯＲゲート６２
、Ｄフリップフロップ６３を具え、このＤフリップフロ
ップ６３は信号札を出力すると共にそのＱ出力がＤフリ
ップフロップ６４．６５及び６６及びＤフリップ６７及
び６８を零にリセトするのに使われる。フリップフロッ
プ６４及び６５のそれぞれのＱ出力端子を口１．Ｑ２及
びＱ３で示し、フリップフロップ６７及び６８のそれぞ
れのＱ出力端子をＲＷＥ及びＱ５で示しである。Ｑｌ、
　Ｑ２．　Ｑ３．ＲＥ讐及びＱ５はこれらの出力端子の
論理信号も表わすものとする。フリップフロップ５１及
び６７は信号Ｑ５により零にリッセトされ、フリップフ
ロップ６３は信号ＲＷＥにより零にリッセトされる。　
ＡＮＤ回路６１は信号−ＲＱと、対応する続出信号ＲＲ
Ｑの反転信号とを受信し、その出力端子はＯＲ回路６２
の一方の入力端子に接続され、このＯＲ回路はその他方
の入力端子に信号ＷＥを受信する。この回路６２の出力
端子はフリップフロップ６３のＤ入力端子に接続され、
このフリップフロップはその記憶入力端子にクロッ信号
■ＡＣを受信する。信号Ｑｌ、　Ｑ２及びＱ３はフリッ
プフロップ６４、６５．６６のＤ入力端子にそれぞれ帰
還される。

フリップフロップ６４の出力端子Ｑはフリップフロップ
６５の記憶入力端子に接続される。信号Ｑ２及びＱ３は
フリップフロップ６６及び６７の記憶入力端子にそれぞ
れ供給される。フリップフロップ６４及び６８の記憶入
力端子は反転クロック信号ＨＡＣを受信する。論理信号
ＲＥを発生する対応する素子を１０７〜１１８で示して
あり、対応する信号ＲＲＱ、　ＲＲＩＩ！も示しである
。第１３図の上部と底部との相違は、フリップフロップ
１１４がフリップフロップ１１８のＱ出力に基づいて零
にリセットされ、フリップフロップ１１３のＱ出力に基
づいてリセットされない点にあるだけである。

この回路は第１４図に示す所望のタイムチャートの動作
を得ることができ、ここでは書込要求がなされている間
に続出要求がなされる場合を仮定している。第１３図に
示す全ての論理回路はクロック信号ＨＡＣにより制御さ
れ、その周波数は２個のクロック信号ＨＢＡ及びＨＢＣ
の高い方のものより高くするかこれに等しくする必要が
ある。レジスタＲＴＢへの論理パケット抽出信号ＰＴＡ
Ｂは制御ブロック４１内に記憶され、メモリ畦＾Ｈがフ
ルでない状態（即ち、ＭＲＡＭＰ　＝　Ｏ）のときに書
込要求ＷＲＱを発生する。メモリＭＲＡＭがフルの場合
にはパケットは失なわれる。メモリＭＲＡＭが続出サイ
クルに従事していない場合、即ちＰＲＱ−０の場合には
、高状態の書込み要求信号ＷＲＱが書込信号−Ｅをクロ
ックＨＡＣの６．５周期に亘り値１にし、この持続時間
はフリップフロップ６４．６５．６６のセットにより決
まる（第１４図参照）。或は又、メモリＭＲＡＭが読出
サイクルに従事している場合には、続出サイクルの終了
を指示する続出信号ＲＥが低状態になってからクロック
ＨＡＣの１．５周期後に書込サイクルがトリガされる。

メモリＭＲＡＭからパケットを読出しレジスタ、ＲＴＳ
に記憶させる論理信号ＰＴＣＤは制御ブロック４１内に
記憶され、メモリＭＲＡＭがエンプティでない状１ｑ（
即ちＭＲＡＭＶ　＝　Ｏ”）のときに読出要求信号ＲＲ
Ｑを発生する。メモリＭＲＡＭがエンプティの場合には
続出要求は失なわれ、レジスタＲＴＳは前の内容を保持
する。メモリＭＲＡＭが書込サイクルに従事していない
場合、即ち−ＲＱ＝０の場合には、高状態になるＲＲ口
が読出信号ＲＥをクロックＨＡＣ６，５周期に亘り値１
にさせる。或は又、第１４図に示すようにメモリＭＲＡ
Ｍが書込サイクルを要求している場合又は書込サイクル
に従事している場合には、書込サイクルの終了を指示す
る書込信号ＷＥが低状態になってからクロックＨＡＣの
１．５周期後に続出サイクＪしがトリガされる。これが
ため、メモリＭＲＡＭの書込及び読出要求は両立し、こ
れら要求間に必要とされる完全な非同期処理が保証され
ると共に上記の表■に示す動作が適正に実現される。

第１５図は書込アドレスインジケータ４３とその出力回
路４６を示すものであり、これはＯから２５５まで計数
する非同期８ビットカウンタである。このカウンタは信
号−Ｅの各立下り縁でインクリメントされる。ビットＡ
ＷＩ〜へ目は低インピーダンス状態にされ、古込信号畦
の高状態中メモリＭＲＡＭのアドレスバス２にＡＯ−Ａ
７として供給される。ビット静９は最上位書込ピッ）　
ＰＦＥである。第１５図は素子４４及び４７も示すもの
である。

交差回路は第１６図に示すメモリＭＲＡＭのしきい値回
路も含むのが好ましい。この回路４５は交差回路の動作
に、この交差回路が属するネットワークを介して、直接
的にではなく間接的に付加する。実際にはこの回路４５
はメモリＭＲＡＭの充填状態についての情報である論理
信号ＳＭＲＡＭを出力する。この情報はネットワークを
介して論理信号ＴＡＢ及びＴＣＤに影響を与えることが
できる９回路４５は並列出力端子Ｊ１〜Ｊ７がアップ−
ダウンカウンタ７１の入力端子Ｐｉ　−Ｐ７に接続され
た′し真スタＪと、４個のＮＯＲゲート回路７２．７３
．７４及び　とを具えている。回路７２は信号−Ｅ及び
ＲＥを受信し、その出力端子はアップ−ダウンカウンタ
７１のデータ入力端子に接続される。信号−Ｅは回路７
３の第１入力端子に供給され、回路７３の第２入力端子
は回路７４の出力端子に接続される。信号ＲＥは回路７
４の第１入力端子に供給され、回路７４の第２入力端子
は回路７３の出力端子に接続されると共に回路７４の出
力端子は回路７１のアップ−ダウンカウンタ入力端子に
接続される。

回路７５は信号ＭＲＡＭＰ及びＭＲＡＭＶを受信し、そ
の出力端子はカウンタ７１のリセット入力端子ＰＲに接
続される。信号ＭＲＡＭＰは回路７１の入力端子Ｐ８に
も供給される。レジスタＪはしきい値Ｓの補数値、即ち
１２８−Ｓを含み、メモリＭＲＡＭの瞬時内容をこのし
きい値と比較する。回路７１の出力端子口８の信号Ｓ？
’ｌＲＡＭはメモリＭＲＡＭがしきい値Ｓ以上に充填さ
れたときに低から高状態になる。これがため、カウンタ
の０８ビットは、これが１のとき、メモリＭＲＡＭがし
きい値Ｓ以上に充填されていることを示す。これはアッ
プ−ダウンカウンタ７１が各書込命令ごとにカウントア
ツプされ、各続出命令ごとにカウントダウンされること
により達成される。メモリＶＲＡＭのアドレッシングは
７ビットに亘って行なわれるが、カウンタ７１は８ビッ
トに亘ってカウントする点に注意されてい、メモリＭＲ
ＡＭがエンプティのとき、カウンタ７１は直ちにビット
１〜７が値１２８−３にプリセットされると共にビット
８が零にプリセットされる。メモリＭＲＡＭがフルのと
きはカウンタ７１は直ちにビット１〜７が値１２８−５
にプリセットされると共にビット８が１にプリセットさ
れる。

本発明の２つの実施例はＣ−ＭＯＳ技術により１つ又は
２つの集積回路素子に実現するのが好ましく、２つの集
積回路素子とする場合には画素子をそれらの動作を考慮
して数センチメートル離して挿入し、一方の素子は第２
図に示す素子ＤＢ、ＴＥＸ　、　ＤＩ、ＴＩＮで構成す
るのが好ましい。

【図面の簡単な説明】

第１図は本発明による交差回路の第１の実施例の部分ブ
ロック線図； 第２図は本発明による交差回路の第１の実施例のブロッ
ク線図； 第３図は本発明による交差回路の第２の実施例の部分ブ
ロック線図； 第４図から第１６図は第３図に示す本発明の第２の実施
例に部分的に関連し、第４図は第１シフトレジスタＡ−
Ｂのブロック線図； 第５図は第４図に示す第１シフトレジスタの動作を例示
する時間線図； 第６図は第１バッファレジスタのブロック線図；第７図
は第２バッファレジスタのブロック線図；第８図は第２
シフトレジスタＣ−Ｄのブロック線図； 第９図は第８図に示す回路のある入力端子に供給すべき
論理信号を発生させるために使用する論理回路図； 第１０図は第８図に示す第２シフトレジスタの動作を例
示する時間線図； 第１１図はバッファレジスタとＲＡＭに接続されたＲＡ
Ｍの管理ユニットのブロック線図；第１２図はＲＡＭの
管理ユニット内で論理信号を発生させるために使用する
論理回路図； 第１３図は第１１図に示したＲＡＭの制御回路ブロック
の構成を示すブロック線図； 第１４図は第１３図に示した回路の動作を例示する時間
線図； 第１５図は第１１図に示した書込み・読取りアドレスイ
ンジケータの構成を示すブロック線図：第１６図は第１
１図に示したしきい値回路の構成を示すブロック図であ
る。 ＭＲＡＭ・・・ランダムアクセスメモリＧＭ・・・管理
ユニット ＲＡＢ・・・シフトレジスタ ＲＴＥ・・・バッファレジスタ ＲＣＤ・・・シフトレジスタ ＲＴＳ・・・バッファレジスタ Ａ−Ｂ、　Ｃ−Ｄ・・・バス ）！ＢＡ、　ＩＩＢＢ、　ＨＢＣ，ＨＢＤ・・・ビット
クロックワイヤＨＰ＾、　ＨＰＢ、　ＨＰＣ，ＨＰＤ・
・・パケットクロックワイヤＨＡＣ・・・クロック入力 ＴＡＢ、　ＴＣＤ・・・論理制御信号 ＤＥ・・・パケット抽出用判定ユニットＴＥＸ・・・Ｄ
Ｈに関連する判定テーブルＤト・・パケット挿入用判定
ユニット ＴＩＮ・・・ＤＩに関連する判定テーブルト・・ＨＨＩ
Ａ　　　　　　　２・・・アドレスバス３・・・データ
バス　　　４・・・導線（−Ｅ用）５・・・出力部　　
　　　６・・・導線（ＴＣＤ用）７・・・導線（ＲＥ用
）１７・・・インパーク１８・・・ＡＮＤゲート　　　
１９．２５．２７・・・論理回路２１・・・入力フリッ
プフロップ ２２・・・出力フリップフロップ ４１・・・制御ブロック ４２・・・充填率ブロック ４３・・・書込アドレスインジケータ ４４・・・続出アドレスインジケータ ４５・・・しきい値回路 ４６゜ ４７・・・アドレス検証回路 ＦＩＧ、３ ＦＩＧ、５ ｔ ＦＩＧ、６ ＦＩＧ、７ ＦＩＧ、１３ ＦｌＧ、和 ＦＩＧ、１＆ Ｅ Ｅ ＦＩＧ、１５ ＦＩＧ、９

Claims (1)

1. 【特許請求の範囲】 １、２つの一方のバスに転送される連続する固定長さの
   データパケットにより構成される非同期時分割多重デジ
   タル情報に対しては互いに無関係で、一方のバスから他
   方のバスにデジタル情報を選択的に伝送するための２つ
   のバス間における交差回路において、該回路をつぎの２
   つの集積回路構成ブロック、即ち、−上記バス内の出発
   バスと称される一方のバスと到着バスと称される他方の
   バスとの間に： ａ）出発バスにステップ・バイ・ステップ形態にて配置
   される１個又は複数個の直列入力端子およびｄ個の並列
   出力端子を有している第１シフトレジスタと； ｂ）ｄ個の並列入力端子とｄ個の並列出力端子を有して
   いる第１バッファレジスタと； ｃ）ｍ個の位置に対するアドレスバスを具えているｄビ
   ットのｍ個の位置を有するＲＡＭと； ｄ）ｄ個の並列入力端子とｄ個の並列出力端子とを有し
   ている第２バッファレジスタと；ｅ）到着バスにステッ
   プ・バイ・ステップ形態にて配置されるｄ個の並列入力
   端子と１ 個又は複数個の直列出力端子とを有している第２シフト
   レジスタ； とを順次縦続接続して構成する第１構成ブロックと； −前記出発バスと到着バスに対して対称的に配置され、
   予じめプログラム化した判定テーブルに関連して、出発
   バスを経て（又は到着バスを経てそれぞれ）パケットの
   ラベルデータを受信すると共に、上記アドレスバスを介
   して接続されるＲＡＭの管理ユニットを制御する抽出（
   又は挿入のそれぞれの）判定ユニットを具えており、前
   記管理ユニットがＲＡＭを少なくとも１つのパケット待
   機リストとして管理し、しかもこの管理のためにクロッ
   ク信号を受信するようにし、ビットクロック、ラベルク
   ロックおよびパケットクロックを同期させる導線を設け
   、且つ出発バスにおけるパケットの非破壊抽出並びに到
   着バスにおけるパケットの挿入を互いに非同期的に行な
   うようにする第２論理スイッチ判定用構成ブロック； とを組合せて構成したことを特徴とする２つのバス間に
   おける交差回路。 ２、前記第２構成ブロックがラベル値によってロードさ
   れる内部レジスタＥ、Ｆ、ＧおよびＨも具え、これらの
   各レジスタが具えている並列出力端子をラベルフィール
   ドか、前記第１シフトレジスタ、第１バッファレジスタ
   又は前記シフトレジスタの並列入力端子における外部信
   号によって切り換え得るようにしたことを特徴とする請
   求項１に記載の交差回路。 ３、ｄ≧４４としたことを特徴とする請求項１又は２に
   記載の交差回路。 ４、前記交差回路を単一集積回路部品の形態にて構成し
   たことを特徴とする請求項１〜３のいずれかに記載の交
   差回路。 ５、前記交差回路を２つの集積回路部品の形態で実現し
   、一方の第１集積回路部品にパケット抽出又は挿入用の
   前記判定ユニット並びに前記予じめプログラム化した判
   定テーブルを設け、他方の第２集積回路部品に交差回路
   の他の素子を設けるようにしたことを特徴とする請求項
   １〜３のいずれかに記載の交差回路。 ６、前記第１及び第２集積回路部品を、これら回路の作
   動的観点からして互いに数センチメートル離間させてバ
   ス間に挿入したことを特徴とする請求項５に記載の交差
   回路。 ７、前記交差回路をＣ−ＭＯＳ技術で実現したことを特
   徴とする請求項１〜６のいずれかに記載の交差回路。 ８、前記交差回路が、それぞれ１６個の直列入力端子と
   １６個の直列出力端子を有すると共に長さが少なくとも
   ２７２ビットに相当するパケットｄを構成すべく設計さ
   れる第１又は第２シフトレジスタを具え、ＲＡＭメモリ
   が２７２ビット又はそれ以上の少なくとも１２８ワード
   位置を有するように構成したことを特徴とする請求項１
   〜７のいずれかに記載の交差回路。