JPH02177468A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、さらに詳し
くは、特に半導体装置におけるメモリ素子などのキャパ
シタ素子の形成方法の改良に係るものである。

（従来の技術〕 従来例によるこの種の半導体装置におけるキャパシタ素
子の形成方法の主要な工程を第２図（ａ）ないしくｅ）
に示す。

すなわち、この第２図において従来例方法は、まず、ｐ
−型シリコン半導体基板ｌｌ上にあって、下敷酸化膜１
２および耐酸化膜としての窒化膜１３を順次に形成させ
（第２図（ａ））、かつ写真製版法によってパターニン
グされたレジスト膜１４をマスクに用い、のちにキャパ
シタを形成する部分１５に対して、この窒化膜１３の一
部を残すように、これを選択的にエツチング除去してパ
ターニングする（同図（ｂ））。

ついで、前記レジスト膜１４を除去してから、今度は、
前記残された窒化ｆｉ＋３をマスクに用い、いわゆる、
ＬＯＣＯ３酸化法により熱酸化処理することにより、該
当部分に厚いフィールド酸化膜１６を形成し、かつ前記
キャパシタ形成部分１５での窒化膜１３および下敷酸化
膜１２を適宜にエツチング除去しておく（同図（Ｃ））
。

さらに、これらの全面を熱酸化処理することにより、誘
電体膜としての薄い酸化膜１７を形成した上で、前記半
導体基板１１上に、ｐ型不純物２例えば、ボロン１８を
イオン注入して高濃度不純物領域１９を形成させ（同図
（ｄ））、その後、これらの全面に電極材料としてポリ
シリコン層をＣＶＤ法により堆積し、かつこれを選択的
にバターニング除去することで、キャパシタ電極として
のポリシリコン層２０を形成させ（同図（ｅ））、この
ようにして所期通りのメモリ素子などのキャパシタ素子
を得るのである。

（発明が解決しようとする課題） しかしながら、前記の各工程を経て形成される従来のメ
モリ素子などに通用されるキャパシタ素子においては、
半導体基板１１の下敷酸化膜１２上にあって、バターニ
ングされた耐酸化膜である窒化＋１ｉ１３を残した輩け
の一般的な態様で、ＬＯＧＯ５酸化法により熱酸化処理
することにより、該当部分に厚いフィールド酸化膜１６
を形成させるようにしているので、このＬＯＧＯＳ酸化
法での欠点として周知のバーズビークによるキャパシタ
面積の目減りが避けられず、特に微細化、高密度集積化
の要求される装置デバイスにとっては、所期通りのギャ
バシタ容量を確保する上で大きな問題となるものであり
、また、その形成工程自体についても、比較的複雑に過
ぎるきらいがあった。

この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、半導体装置
でのキャパシタ素子の形成において、バーズビークを低
減させると共に、併せて、その形成工程を簡略化させる
ようにした。この種の半導体装置の製造方法、こ＼では
、半導体装置におけるキャパシタ素子の形成方法を提供
することである。

（課題を解決するための手段〕 前記目的を達成するために、この発明に係る半導体装置
の製造方法は、半導体装置におけるキャパシタ素子の形
成方法であって、半導体基板−ヒに酸化膜を形成させる
工程と、この酸化股上にキャパシタ電極となる被酸化性
の第１のＣＶＤ膜、および耐酸化性の第２のＣＶＤ膜を
それぞれ順次に形成する工程と、前記第２のＣＶＤ膜を
選択的にバターニングし、このバターニングされた第２
のＣＶＤ膜をマスクに用い、前記第１のＣＶＤ膜。

および半導体基板を熱酸化処理して厚いフィールド酸化
膜を形成する工程と、前記マスクに用いた第２のＣＶＤ
膜を除去して、酸化されずに残された第１のＣＶＤ膜を
露出させる工程と、この露出された第１のＣＶＤｆｉ上
から半導体基板上に不純物イオンを注入する工程とを、
少なくとも含むことを特徴とするものである。

（作　　　用） すなわち、この発明方法においては、半導体基板の酸化
膜上にあって、キャパシタ電極としての被酸化性の第１
のＣＶＤ膜と、耐酸化性の第２のＣＶＤ膜とを順次に堆
積させ、かつ第２のＣＶＤ膜をバターニングさせて、こ
のバターニングされた第２のＣＶＤ膜をマスクに用い、
熱酸化処理して厚いフィールド酸化膜を形成させるよう
にしているので、熱酸化に伴なうバーズビークを抑制で
きて、キャパシタ面積、ひいてはその容量を十分に確保
でき、また、フィールド酸化膜の形成後。

第２のＣＶＤ膜を除去するのみで、第１のＣＶＤ膜をそ
のま蔦キャパシタ電極として、また、その下の薄い下敷
酸化膜をそのまＳ誘電体膜として用いることができ、あ
らためてこれらの８膜を形成する必要がなく、工程自体
を簡略化し得るのである。

〔実　施　例〕 以下、この発明に係る半導体装置の製造方法の一実施例
につき、第１図を参照して詳細に説明する。

第１図（ａ）ないしくｄ）はこの実施例方法を適用した
半導体装置の製造方法、こＳでは、半導体装置における
キャパシタ素子の形成方法の主要な工程を順次模式的に
示すそれぞれに断面図である。

すなわち、この第１図において実施例方法は、まず、ｐ
−型シリコン半導体基板１上にあって、薄い下敷酸化膜
２を形成後、この下敷酸化膜２上にあって、ＣＶＤ法に
より、キャパシタ電極としての被酸化性の第１のＣＶＤ
膜、こ鳥では、ポリシリコン層３と、耐酸化性の第２の
ＣＶＤ膜、こ鳥では窒化膜４とを順次に堆積させ（第１
図（ａ））、かつ写真製版法によってバターニングされ
たレジスト膜５をマスクに用い、のちにキャパシタを形
成する部分δに対して、この窒化膜４の一部を残すよう
に、これを選択的にエツチング除去してバターニングす
る（同図（ｂ））。

ついで、前記レジスト膜５を除去してから、今度は、前
記バターニングにより残された窒化膜４をマスクに用い
、ＬＯＧＯ３酸化法により熱酸化処理して、該当部分に
厚いフィールド酸化膜７を形成するが、このとき、この
バターニングされた電化膜４でマスクされていない部分
のポリシリコン膜３が酸化されるために、よく知られて
いるように、こ＼では、バーズビークの拡がりが抑制さ
れることになり、このようにしてバーズビークの短くさ
れた熱酸化処理を行ない得るのである（同（Ｚｌ（ｃ）
）。また続いて、前記キャパシタ形成部分６での窒化膜
４を適宜にエツチング除去することによって、この窒化
膜４の下のポリシリコン膜３がそのま工でキャパシタ電
極として露出され、かつまた、その下の薄い下敷酸化膜
２かそのまＳで誘電体膜として残されるもので、その後
、これらのＦから＋Ｊｆ記半導体基板！上にｐ型不純物
９例えば、ボロン８をイオン注入して高濃度不純物領域
９を形成させ（同図（ｄ））、このようにして所明通り
のメモリ素子などのキャパシタを得るのである。

従って、この実施例方法では、半導体基板ｌの下敷酸化
膜２上にあって、キャパシタ電極としての被酸化性のポ
リシリコン層３と、耐酸化性の窒化膜４とを順次に堆積
させると共に、窒化膜４をバターニングさせ、かつこの
バターニングされた電化膜４をマスクに用い、ＬＯＣＯ
５酸化法により熱酸化処理して厚いフィールド酸化膜７
を形成させるようにしているので、バーズビークを効果
的に抑制できることになり、この結果、キャパシタ面積
の目減りを避けて十分な容量を確保でき、また、フィー
ルド酸化膜７の形成後、窒化膜４を除去するのみで、ポ
リシリコン１Ｉｉ３がそのまＳでキャパシタ電極として
露出され、かつまた、その下の薄い下敷酸化［２がその
ま１で誘電体膜として残されるために、あらためてこれ
らの冬服を形成する必要がなく、工程自体を簡略化し得
るのである。

なお、前記実施例方法においては、半導体基板としてｐ
−型シリコン基板、イオン注入される不純物としてボロ
ンをそれぞれに用いる場合について述べたが、キャパシ
タ素子としての機能をもつものであれば、多種のシリコ
ン基板、多種の不純物の組合せであってもよく、同様な
作用、効果が得られる。

（発明の効果） 以ト詳述したように、この発明方法によれば、半導体装
置におけるキャパシタ素子の形成方法において、半導体
基板の酸化膜上に、キャパシタ電極としての被酸化性の
第１のＣＶＤ膜と、耐酸化性の第２のＣＶＤ膜とを順次
に堆積させ、かつこの第２のｃ　ｖ　Ｄ　膜をバターニ
ングし、かつこのバターニングされた第２のＣＶＤ膜を
マスクに用いることにより、熱酸化処理して厚いフィー
ルド酸化膜を形成させるようにしているから、と＼では
熱処理に伴なうバーズビークの拡がりを効果的に抑制で
きることになって、キャパシタ面積の目減りを良好に避
けて十分なキャパシタ容量を確保できる利点を有し、ま
た、このフィールド酸化膜の形成後、第２のＣＶＤ膜を
除去するのみで、第１のＣＶＤ１ｉをそのま１でキャパ
シタ電極として、かつまた、その下の薄い酸化膜をその
ま５で誘電体１漠として用いることができるために、あ
らためてこれらの第１のＣＶＤ膜、および酸化膜を形成
する必要がなくて、工程自体の簡略化を図り得るもので
、これらの結果として、微細化、高密度集積比された装
置デバイスを容易に製造し得るなどの優れた特長を有す
るものである。

【図面の簡単な説明】

第１図（ａ）ないしくｄ）はこの発明方法の一実施例を
通用した半導体装置におけるキャパシタの製造方法の主
要な工程を順次模式的に示すそれぞれに断面図であり、
また、第２図（ａ）ないしくｅ）は従来例による同上キ
ャパシタの製造方法の主要な工程を順次模式的に示すそ
れぞれに断面図である。 ｌ・・・・シリコン半導体基板、２・・・・下敷酸化■
ｑ、３・・・・ポリシリコン層（第１のＣＶＤ１１５ｍ
）、４・・・・窒化膜（第２のＣＶＤ膜）、５・・・・
レジスト膜、６・・・・キャパシタ形成部分、７・・・
・フィールド酸化膜、８・・・・ボロン（不純物）、９
・・・・高濃度不純物領域。 代理人　　　大　　　岩　　　増　　雑纂１１ ；ホ゛口〉（浮級吻） ９；高濃度不身Ｕ勿件県

Claims (1)

【特許請求の範囲】
1. 半導体装置におけるキャパシタ素子の形成方法であつて
   、半導体基板上に酸化膜を形成させる工程と、この酸化
   膜上にキャパシタ電極となる被酸化性の第１のＣＶＤ膜
   、および耐酸化性の第２のＣＶＤ膜をそれぞれ順次に形
   成する工程と、前記第２のＣＶＤ膜を選択的にパターニ
   ングし、このパターニングされた第２のＣＶＤ膜をマス
   クに用い、前記第１のＣＶＤ膜、および半導体基板を熱
   酸化処理して厚いフィールド酸化膜を形成する工程と、
   前記マスクに用いた第２のＣＶＤ膜を除去して、酸化さ
   れずに残された第１のＣＶＤ膜を露出させる工程と、こ
   の露出された第１のＣＶＤ膜上から半導体基板上に不純
   物イオンを注入する工程とを、少なくとも含むことを特
   徴とする半導体装置の製造方法。