JPH0576769B2 - - Google Patents
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- JPH0576769B2 JPH0576769B2 JP59146850A JP14685084A JPH0576769B2 JP H0576769 B2 JPH0576769 B2 JP H0576769B2 JP 59146850 A JP59146850 A JP 59146850A JP 14685084 A JP14685084 A JP 14685084A JP H0576769 B2 JPH0576769 B2 JP H0576769B2
- Authority
- JP
- Japan
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- film
- polycrystalline silicon
- hole
- emitter
- layer film
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体装置の製造技術、特にバイ
ポーラ型半導体装置の製造に適用して有効な技術
に関するものである。
ポーラ型半導体装置の製造に適用して有効な技術
に関するものである。
［背景技術］
一般に、アイソプレーナ構造のバイポーラトラ
ンジスタでは、ベースおよびエミツタの各領域の
形成に関して、ベース領域形成のためのホトマス
クとエミツタ領域形成のためのホトマスクとを
各々別箇に用いている。これらホトマスクのパタ
ーン相互間には、ウオールドエミツタ構造による
エミツタとコレクタとのシヨートを防止するため
の本来的余裕に加えて、マスク合わせ精度の考慮
が必要であり、通常、たとえば4μｍ程度のマス
ク合わせ余裕をもたせている。そのため、ベース
面積が大きくなり、寄生容量が増大するという問
題があつた。また、ホトリソグラフイ技術ではた
とえばパターン幅1.5μｍ程度の開口が限界であ
り、そのためにエミツタ穴についてもそれより小
さく形成することが困難であつた。この結果、内
部ベース抵抗の低減にも限界を生じていた。
ンジスタでは、ベースおよびエミツタの各領域の
形成に関して、ベース領域形成のためのホトマス
クとエミツタ領域形成のためのホトマスクとを
各々別箇に用いている。これらホトマスクのパタ
ーン相互間には、ウオールドエミツタ構造による
エミツタとコレクタとのシヨートを防止するため
の本来的余裕に加えて、マスク合わせ精度の考慮
が必要であり、通常、たとえば4μｍ程度のマス
ク合わせ余裕をもたせている。そのため、ベース
面積が大きくなり、寄生容量が増大するという問
題があつた。また、ホトリソグラフイ技術ではた
とえばパターン幅1.5μｍ程度の開口が限界であ
り、そのためにエミツタ穴についてもそれより小
さく形成することが困難であつた。この結果、内
部ベース抵抗の低減にも限界を生じていた。
［発明の目的］
本発明の目的は、ベース面積およびエミツタ穴
の幅をより小さくすることができ、寄生容量およ
び内部ベース抵抗をより低減して高性能化する上
で有効な製造技術を提供することにある。
の幅をより小さくすることができ、寄生容量およ
び内部ベース抵抗をより低減して高性能化する上
で有効な製造技術を提供することにある。
本発明の他の目的は、バイポーラ型半導体装置
の高集積化および高速化を実現可能にする製造技
術を提供することにある。
の高集積化および高速化を実現可能にする製造技
術を提供することにある。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
［発明の概要］
この出願において開示される発明のうち代表的
なものの概要を簡単に説明すれば、下記のとおり
である。
なものの概要を簡単に説明すれば、下記のとおり
である。
すなわち、半導体基体の一面に形成された絶縁
膜の上に、ノンドープの多結晶シリコン下層膜お
よび多結晶シリコン上層膜とこの上層膜をマスク
するための堆積膜を積層し、この堆積膜に素子ア
イソレーシヨンのエミツタ穴およびベース穴とを
１枚のホトマスクを用いて同時にパターンニング
して、このパターンに基づいて素子領域とエミツ
タ穴およびベース穴とを形成するようにしたの
で、マスク合わせの余裕を考慮する必要がなくな
り、その分ベース面積を小さくすることができ、
また、多結晶シリコン下層膜と多結晶シリコン上
層膜への導入不純物の横方向拡散量によつてエミ
ツタ穴の幅を小さくして、前記目的を達成するも
のである。
膜の上に、ノンドープの多結晶シリコン下層膜お
よび多結晶シリコン上層膜とこの上層膜をマスク
するための堆積膜を積層し、この堆積膜に素子ア
イソレーシヨンのエミツタ穴およびベース穴とを
１枚のホトマスクを用いて同時にパターンニング
して、このパターンに基づいて素子領域とエミツ
タ穴およびベース穴とを形成するようにしたの
で、マスク合わせの余裕を考慮する必要がなくな
り、その分ベース面積を小さくすることができ、
また、多結晶シリコン下層膜と多結晶シリコン上
層膜への導入不純物の横方向拡散量によつてエミ
ツタ穴の幅を小さくして、前記目的を達成するも
のである。
［実施例］
第１図〜第６図はこの発明の一実施例を工程順
に示す断面図で、拡散抵抗とともにバイポーラト
ランジスタを形成する製造プロセスを示してい
る。
に示す断面図で、拡散抵抗とともにバイポーラト
ランジスタを形成する製造プロセスを示してい
る。
（第１図を参照して）
半導体基体１は、図示しないが、Ｐ型シリコン
基板の一面にN+型の埋込み層を有し、その上に
N-型のエピタキシヤル層を有する公知のもので
ある。
基板の一面にN+型の埋込み層を有し、その上に
N-型のエピタキシヤル層を有する公知のもので
ある。
このような半導体基体１のエピタキシヤル層の
上に、下地膜として絶縁性の二酸化シリコン
（SiO2）膜２と窒化シリコン（Si3N4）膜３を順
次形成し、その上に、ノンドープの多結晶シリコ
ン下層膜４、耐酸化性のSi3N4膜５、ノンドープ
の多結晶シリコン上層膜６およびSiO2膜７を順
次堆積させる。Si3N4膜５は後述のアイソレーシ
ヨン酸化の際に多結晶シリコーン下層膜４のマス
クとして機能する。これらの各膜の厚さについて
は、下地膜としてのSiO2膜２およびSi3N4膜３は
たとえばそれぞれ50nｍおよび100nｍ程度とす
る。また、多結晶シリコン下層膜４および上層膜
６と最上層のSiO2膜７は200nｍ程度とし、多結
晶シリコン膜４と６との間のSi3N4膜５は100nｍ
程度とする。
上に、下地膜として絶縁性の二酸化シリコン
（SiO2）膜２と窒化シリコン（Si3N4）膜３を順
次形成し、その上に、ノンドープの多結晶シリコ
ン下層膜４、耐酸化性のSi3N4膜５、ノンドープ
の多結晶シリコン上層膜６およびSiO2膜７を順
次堆積させる。Si3N4膜５は後述のアイソレーシ
ヨン酸化の際に多結晶シリコーン下層膜４のマス
クとして機能する。これらの各膜の厚さについて
は、下地膜としてのSiO2膜２およびSi3N4膜３は
たとえばそれぞれ50nｍおよび100nｍ程度とす
る。また、多結晶シリコン下層膜４および上層膜
６と最上層のSiO2膜７は200nｍ程度とし、多結
晶シリコン膜４と６との間のSi3N4膜５は100nｍ
程度とする。
このような多層膜を形成した後、最上層の
SiO2膜７のうちの素子領域以外のアイソレーシ
ヨンないしはフイールド部分８とコンタクト穴を
形成すべき部分９，１０，１１を被う部分とをホ
トエツチングにより選択的に取り除く。この実施
例では、９がベース穴を形成すべき部分、１０が
エミツタ穴を形成すべき部分、１１が抵抗のコン
タクト穴を形成すべき部分にそれぞれ対応してい
る。SiO2膜７のこのようなパターニングは１枚
のホトマスクで行なうことができるので、素子領
域とエミツタ穴の形成に関しマスク合わせを行な
う必要がなくなり、したがつてマスク合わせの余
分だけ素子領域すなわちベース面積を小さくする
ことができる。なお、図面左半分においては、バ
イポーラトランジスタ、図面右半分においては抵
抗が形成される。
SiO2膜７のうちの素子領域以外のアイソレーシ
ヨンないしはフイールド部分８とコンタクト穴を
形成すべき部分９，１０，１１を被う部分とをホ
トエツチングにより選択的に取り除く。この実施
例では、９がベース穴を形成すべき部分、１０が
エミツタ穴を形成すべき部分、１１が抵抗のコン
タクト穴を形成すべき部分にそれぞれ対応してい
る。SiO2膜７のこのようなパターニングは１枚
のホトマスクで行なうことができるので、素子領
域とエミツタ穴の形成に関しマスク合わせを行な
う必要がなくなり、したがつてマスク合わせの余
分だけ素子領域すなわちベース面積を小さくする
ことができる。なお、図面左半分においては、バ
イポーラトランジスタ、図面右半分においては抵
抗が形成される。
SiO2膜７をパターニングした後、コンタクト
穴を形成すべき部分９，１０，１１にホトレジス
ト膜１２を被せて、素子領域以外のフイールド部
分８を被う多結晶シリコン下層膜４Si3N4膜５お
よび多結晶シリコン上層膜６を、SiO2膜７をマ
スクとして選択的に取り除く。この場合のエツチ
ングには、サイドエツチがほとんどない異方性の
ドライエツチング、たとえば反応性イオンエツチ
ングを用いる。
穴を形成すべき部分９，１０，１１にホトレジス
ト膜１２を被せて、素子領域以外のフイールド部
分８を被う多結晶シリコン下層膜４Si3N4膜５お
よび多結晶シリコン上層膜６を、SiO2膜７をマ
スクとして選択的に取り除く。この場合のエツチ
ングには、サイドエツチがほとんどない異方性の
ドライエツチング、たとえば反応性イオンエツチ
ングを用いる。
（第２図を参照して）
次に、ホトレジスト膜１２を除去してSiO2膜
７の全表面を露出させ、これをマスクとして多結
晶シリコン上層膜６にイオン打込み技術によつて
Ｐ型不純物であるボロンを導入し、ついでアニー
ルすることによつて、ベース穴およびエミツタ穴
を形すべき部分９，１０と抵抗のコンタクト穴を
形成すべき部分１１にドープ領域６ａを形成す
る。この場合、下のSi3N4膜５がボロン導入のス
トツパとして機能し、多結晶シリコン下層膜４へ
の不純物拡散は阻止される。多結晶シリコン上層
膜６におけるボロンの横方向拡散量は、エミツタ
穴の幅を小さくすることからすれば、できるだけ
少なくすることが望ましい。しかし、エミツタ穴
の幅を最終的に決定するのは後に述べるように多
結晶シリコン下層膜４における導入不純物の横方
向拡散量によるので、SiO2膜７のパターンに厳
密に整合させる必要はない。
７の全表面を露出させ、これをマスクとして多結
晶シリコン上層膜６にイオン打込み技術によつて
Ｐ型不純物であるボロンを導入し、ついでアニー
ルすることによつて、ベース穴およびエミツタ穴
を形すべき部分９，１０と抵抗のコンタクト穴を
形成すべき部分１１にドープ領域６ａを形成す
る。この場合、下のSi3N4膜５がボロン導入のス
トツパとして機能し、多結晶シリコン下層膜４へ
の不純物拡散は阻止される。多結晶シリコン上層
膜６におけるボロンの横方向拡散量は、エミツタ
穴の幅を小さくすることからすれば、できるだけ
少なくすることが望ましい。しかし、エミツタ穴
の幅を最終的に決定するのは後に述べるように多
結晶シリコン下層膜４における導入不純物の横方
向拡散量によるので、SiO2膜７のパターンに厳
密に整合させる必要はない。
（第３図を参照して）
次に、下地膜であるSi3N4膜３のうちのフイー
ルド部分８を被う部分を、最上層のSiO2膜７を
マスクとしてたとえばリン酸を用いたウエツトエ
ツチングによつて取り除く。この場合、Si3N4と
Siの各エツチング速度はSi3N4の方がよりきわめ
て大きいので、多結晶シリコンはわずかにエツチ
オフされるだけである。フイールド部分８の
Si3N4膜３を選択的に取り除いた後、最上層の
SiO2膜７を除去し、ついで、多結晶シリコン上
層膜６のうちのノンドープ領域のみを、不純物濃
度差によるエツチングレートのちがいを利用して
選択的に取り除き、ドープ領域６ａのみを残す。
この場合、エツチング液としてはヒドラジンを用
いることができる。この場合、多結晶シリコン下
層膜４の側面露出部分も、いく分エツチングされ
る。
ルド部分８を被う部分を、最上層のSiO2膜７を
マスクとしてたとえばリン酸を用いたウエツトエ
ツチングによつて取り除く。この場合、Si3N4と
Siの各エツチング速度はSi3N4の方がよりきわめ
て大きいので、多結晶シリコンはわずかにエツチ
オフされるだけである。フイールド部分８の
Si3N4膜３を選択的に取り除いた後、最上層の
SiO2膜７を除去し、ついで、多結晶シリコン上
層膜６のうちのノンドープ領域のみを、不純物濃
度差によるエツチングレートのちがいを利用して
選択的に取り除き、ドープ領域６ａのみを残す。
この場合、エツチング液としてはヒドラジンを用
いることができる。この場合、多結晶シリコン下
層膜４の側面露出部分も、いく分エツチングされ
る。
（第４図を参照して）
次に、Si3N4膜５をマスクとして全面を酸化
し、フイールド部分８に厚いアイソレーシヨン酸
化膜１３を形成する。図中では、アイソレーシヨ
ン酸化膜１３は模式的に示してある。この酸化
で、多結晶シリコン上層膜６の残部６ａは酸化さ
れ、SiO2になる。このようなアイソレーシヨン
酸化の後に、酸化膜１３および６ａをマスクとし
て、Si3N4膜５のうちの表面に露出している部分
を、たとえば異方性のドライエツチングで選択的
に取り除く。ついで、Si3N4膜５を取り除いた部
分を通して、多結晶シリコン下層膜４にイオン打
込み技術によつてＰ型不純物としてのボロンを導
入する。この場合のイオン打みは比較的低エネル
ギーで行ない、ボロンが多結晶シリコン上層膜６
の残部６ａ下に入り込まぬように多結晶シリコン
下層膜４に十分に導入されるようにする。次に、
同一のルートで再びイオン打込み技術によつてボ
ロンを打込む。この場合のイオン打込みは高濃度
かつ高エネルギーで行ない、半導体基体１の表面
部分にP+型の高濃度不純物領域１４が形成され
るようにする。このような２段階のイオン打込み
の後、たとえば800℃程度でアニールすることに
よつて、多結晶シリコン下層膜４にドープ領域４
ａとノンドープ領域４ｂを形成するとともに、半
導体基体１の表面に高濃度不純物領域１４を形成
する。多結晶シリコン下層膜４のノンドープ領域
４ｂの幅はエミツタ穴の幅を決定するもので、こ
れはドープ領域４ａの横方向拡散量によつて決め
られる。この横方向拡散量はボロンのドーズ量お
よびアニール条件によつて制御でき、サブミクロ
ンオーダの幅にすることが可能である。
し、フイールド部分８に厚いアイソレーシヨン酸
化膜１３を形成する。図中では、アイソレーシヨ
ン酸化膜１３は模式的に示してある。この酸化
で、多結晶シリコン上層膜６の残部６ａは酸化さ
れ、SiO2になる。このようなアイソレーシヨン
酸化の後に、酸化膜１３および６ａをマスクとし
て、Si3N4膜５のうちの表面に露出している部分
を、たとえば異方性のドライエツチングで選択的
に取り除く。ついで、Si3N4膜５を取り除いた部
分を通して、多結晶シリコン下層膜４にイオン打
込み技術によつてＰ型不純物としてのボロンを導
入する。この場合のイオン打みは比較的低エネル
ギーで行ない、ボロンが多結晶シリコン上層膜６
の残部６ａ下に入り込まぬように多結晶シリコン
下層膜４に十分に導入されるようにする。次に、
同一のルートで再びイオン打込み技術によつてボ
ロンを打込む。この場合のイオン打込みは高濃度
かつ高エネルギーで行ない、半導体基体１の表面
部分にP+型の高濃度不純物領域１４が形成され
るようにする。このような２段階のイオン打込み
の後、たとえば800℃程度でアニールすることに
よつて、多結晶シリコン下層膜４にドープ領域４
ａとノンドープ領域４ｂを形成するとともに、半
導体基体１の表面に高濃度不純物領域１４を形成
する。多結晶シリコン下層膜４のノンドープ領域
４ｂの幅はエミツタ穴の幅を決定するもので、こ
れはドープ領域４ａの横方向拡散量によつて決め
られる。この横方向拡散量はボロンのドーズ量お
よびアニール条件によつて制御でき、サブミクロ
ンオーダの幅にすることが可能である。
（第５図を参照して）
次に、アイソレーシヨン酸化でSiO2化した多
結晶シリコン上層膜６の残部６ａを取り除き、つ
いで、その下のSi3N4膜５を除去した後、不純物
濃度差によるエツチングレートのちがいを利用し
て、多結晶シリコン下層膜４のうちのノンドープ
領域４ｂを選択的に取り除く。次に、多結晶シリ
コン下層膜４のうちの残部（ドープ領域）４ａを
マスクとして、下地膜のうちのSi3N4膜３をたと
えば異方性のドライエツチングで選択的に取り除
く。ついで、多結晶シリコン下層膜４の残部４ａ
を除去して、第５図に示す状態を得る。
結晶シリコン上層膜６の残部６ａを取り除き、つ
いで、その下のSi3N4膜５を除去した後、不純物
濃度差によるエツチングレートのちがいを利用し
て、多結晶シリコン下層膜４のうちのノンドープ
領域４ｂを選択的に取り除く。次に、多結晶シリ
コン下層膜４のうちの残部（ドープ領域）４ａを
マスクとして、下地膜のうちのSi3N4膜３をたと
えば異方性のドライエツチングで選択的に取り除
く。ついで、多結晶シリコン下層膜４の残部４ａ
を除去して、第５図に示す状態を得る。
（第６図を参照して）
次に、コレクタコンタクト穴を形成すべき部分
１５（第５図）を通してイオン打込み技術により
Ｎ型不純物としてのひ素を半導体基体１に導入
し、ついでアニールすることによつてN+型コレ
クタ引上げ部（図示しない）を形成した後、表面
に露出しているSiO2膜２を選択的に取り除いて、
ベース穴１６、エミツタ穴１７、コレクタ穴１
８、抵抗のコンタクト穴１９を形成する。次に、
全面にノンドープの多結晶シリコン２０を堆積し
た後、各開口１６，１７，１８，１９の部分以外
の多結晶シリコン２０を選択的に取り除く。つい
で、ベース穴１６、エミツタ穴１７、抵抗のコン
タクト穴１９を塞ぐ多結晶シリコン２０を通し
て、イオン打込みによりＰ型不純物であるボロン
を半導体基体１の表面に導入する。これにより、
P+型の高濃度不純物領域１４相互間が接続され
て、トランジスタ形成領域（図面左半分）にあつ
てはベース領域が形成され、抵抗形成領域（図面
右半分）にあつてはＰ型抵抗が形成されることに
なる。次に、エミツタ穴１７を通してイオン打込
みによりＮ型不純物であるひ素を導入し、エミツ
タ領域２１を形成する。なお、コレクタ穴１８の
部分の多結晶シリコン２０については、エミツタ
領域２１の形成の際に導電性をもたせるようにす
る。その後は周知の電極形成技術や、層間絶縁膜
形成技術を用いてバイポーラ型の半導体装置が完
成する。
１５（第５図）を通してイオン打込み技術により
Ｎ型不純物としてのひ素を半導体基体１に導入
し、ついでアニールすることによつてN+型コレ
クタ引上げ部（図示しない）を形成した後、表面
に露出しているSiO2膜２を選択的に取り除いて、
ベース穴１６、エミツタ穴１７、コレクタ穴１
８、抵抗のコンタクト穴１９を形成する。次に、
全面にノンドープの多結晶シリコン２０を堆積し
た後、各開口１６，１７，１８，１９の部分以外
の多結晶シリコン２０を選択的に取り除く。つい
で、ベース穴１６、エミツタ穴１７、抵抗のコン
タクト穴１９を塞ぐ多結晶シリコン２０を通し
て、イオン打込みによりＰ型不純物であるボロン
を半導体基体１の表面に導入する。これにより、
P+型の高濃度不純物領域１４相互間が接続され
て、トランジスタ形成領域（図面左半分）にあつ
てはベース領域が形成され、抵抗形成領域（図面
右半分）にあつてはＰ型抵抗が形成されることに
なる。次に、エミツタ穴１７を通してイオン打込
みによりＮ型不純物であるひ素を導入し、エミツ
タ領域２１を形成する。なお、コレクタ穴１８の
部分の多結晶シリコン２０については、エミツタ
領域２１の形成の際に導電性をもたせるようにす
る。その後は周知の電極形成技術や、層間絶縁膜
形成技術を用いてバイポーラ型の半導体装置が完
成する。
［効果］
(1) 素子領域とエミツタ穴とを１枚のホトマスク
でパターニングするようにしたので、マスク合
わせの余裕を考慮する必要がなくなり、その分
ベース面積を小さくすることができ、寄生容量
の低減、素子面積の低減が可能となる。
でパターニングするようにしたので、マスク合
わせの余裕を考慮する必要がなくなり、その分
ベース面積を小さくすることができ、寄生容量
の低減、素子面積の低減が可能となる。
(2) エミツタ穴の幅を多結晶シリコン膜における
導入不順物の横方向拡散量で決定するようにし
たので、サブミクロンのオーダで形成すること
も可能であり、内部ベース抵抗をより低減する
ことができる。
導入不順物の横方向拡散量で決定するようにし
たので、サブミクロンのオーダで形成すること
も可能であり、内部ベース抵抗をより低減する
ことができる。
(3) (1)および(2)により素子の高集積化を実現する
ことが可能である。
ことが可能である。
(4) (1)および(2)により素子の高速化を図ることが
可能である。
可能である。
以上この発明を実施例に基づき具体的に説明し
たが、この発明は上記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たが、この発明は上記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
この発明は、バイポーラ型の半導体装置に広く
適用することができ、装置の微細化および性能向
上に有効に寄与するものである。
適用することができ、装置の微細化および性能向
上に有効に寄与するものである。
第１図〜第６図はこの発明の一実施例を工程順
に示す断面図である。 １……半導体基体、２，３……絶縁膜（SiO2
膜、Si3N4膜）、４……多結晶シリコン下層膜、
４ａ……ドープ領域、４ｂ……ノンドープ領域、
５……耐酸化性膜（Si3N4膜）、６……多結晶シ
リコン上層膜、６ａ……ドープ領域、７……堆積
膜（SiO2膜）、８……フイールド部分、９……ベ
ースを形成すべき部分、１０……エミツタを形成
すべき部分、１１……コンタクト穴を形成すべき
部分、１２……ホトレジスト膜、１３……アイソ
レーシヨン酸化膜、１４……高濃度不純物領域、
１５……コレクタコンタクトを形成すべき部分、
１６……ベース穴、１７……エミツタ穴。
に示す断面図である。 １……半導体基体、２，３……絶縁膜（SiO2
膜、Si3N4膜）、４……多結晶シリコン下層膜、
４ａ……ドープ領域、４ｂ……ノンドープ領域、
５……耐酸化性膜（Si3N4膜）、６……多結晶シ
リコン上層膜、６ａ……ドープ領域、７……堆積
膜（SiO2膜）、８……フイールド部分、９……ベ
ースを形成すべき部分、１０……エミツタを形成
すべき部分、１１……コンタクト穴を形成すべき
部分、１２……ホトレジスト膜、１３……アイソ
レーシヨン酸化膜、１４……高濃度不純物領域、
１５……コレクタコンタクトを形成すべき部分、
１６……ベース穴、１７……エミツタ穴。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の素子形成領域にその表面から順
にエミツタ、ベース、コレクタの各領域を形成す
るに際して、以下の各工程をとることを特徴とす
る半導体装置の製造方法。 (A) 前記半導体基体の一面に２層の絶縁膜を介し
てノンドープの多結晶シリコン下層膜、耐酸化
性膜、ノンドープの多結晶シリコン上層膜およ
び堆積膜とを順次形成し、素子形成領域以外の
フイールド部分とエミツタ穴およびベース穴を
形成すべき部分の上を被う前記堆積膜を選択的
に取り除いた後、前記フイールド部分を被う多
結晶シリコン下層膜、耐酸化性膜および多結晶
シリコン上層膜を選択的に取り除く工程。 (B) (A)工程後、前記堆積膜をマスクとして多結晶
シリコン上層膜に不純物を導入し、ドープ領域
を形成する工程。 (C) (B)工程後、前記堆積膜を取り除き、不純物濃
度差によるエツチングレートのちがいを利用し
て前記多結晶シリコン上層膜のうちのノンドー
プ領域を選択的に除去する工程。 (D) (C)工程によつて表面に露出する耐酸化性膜を
マスクとして、アイソレーシヨン酸化膜を形成
し、さらに熱酸化し多結晶シリコン上層膜のド
ープ領域を酸化シリコン膜にかえ、ついで、前
記耐酸化性膜のうちの表面露出部分を選択的に
取り除いた後、この除去部分を通して多結晶シ
リコン下層膜および半導体基体に不純物を導入
し、エミツタ穴およびベース穴を形成すべき部
分以外の多結晶シリコン下層膜の部分にドープ
領域、半導体基体の表面部分に高濃度不純物領
域をそれぞれ形成する工程。 (E) (D)工程後、前記多結晶シリコン下層膜の全表
面を露出させ、不純物濃度差によるエツチング
レートのちがいを利用してノンドープ領域を取
り除く工程。 (F) (E)工程後、前記多結晶シリコン下層膜をマス
クとして半導体基体表面の２層の絶縁膜のうち
上層の絶縁膜を除去したのち、前記多結晶シリ
コン下層膜を取り除く工程。 (G) ２層の絶縁膜のうち上層の絶縁膜をマスクと
して、コレクタコンタクト穴を形成すべき部分
の半導体基板の表面に不純物を導入する工程。 (H) (G)工程後、２層の絶縁膜のうち、上層の絶縁
膜をマスクとして下層の絶縁膜を除去し、エミ
ツタ穴、およびベース穴を形成し、ベース穴お
よびエミツタ穴から不純物を導入することによ
つて前記高濃度不純物領域を接続してベース領
域を形成し、さらにエミツタ穴から不純物を導
入することによつてエミツタ領域を形成する工
程。 ２ (A)工程における堆積膜の選択的除去を１回の
ホトエツチングで行なうことを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 ３ 前記エミツタ穴の幅を、(D)工程における多結
晶シリコン下層膜内の導入不純物の横方向拡散量
によつて制御することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14685084A JPS6126259A (ja) | 1984-07-17 | 1984-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14685084A JPS6126259A (ja) | 1984-07-17 | 1984-07-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6126259A JPS6126259A (ja) | 1986-02-05 |
| JPH0576769B2 true JPH0576769B2 (ja) | 1993-10-25 |
Family
ID=15416953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14685084A Granted JPS6126259A (ja) | 1984-07-17 | 1984-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126259A (ja) |
-
1984
- 1984-07-17 JP JP14685084A patent/JPS6126259A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6126259A (ja) | 1986-02-05 |
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