JPH02178750A - アドレス変換処理方式 - Google Patents
アドレス変換処理方式Info
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- JPH02178750A JPH02178750A JP63334317A JP33431788A JPH02178750A JP H02178750 A JPH02178750 A JP H02178750A JP 63334317 A JP63334317 A JP 63334317A JP 33431788 A JP33431788 A JP 33431788A JP H02178750 A JPH02178750 A JP H02178750A
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 26
- 239000000872 buffer Substances 0.000 claims abstract description 35
- 238000003672 processing method Methods 0.000 claims description 3
- 101001138022 Homo sapiens La-related protein 1 Proteins 0.000 description 4
- 102100020859 La-related protein 1 Human genes 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101100264226 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) XRN1 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置のアドレス変換制御方式に関す
るもので、特に、アドレス変換対応表のパックアメモリ
（以下ＴＬＢと称す）を備えたアドレス変換制御におい
てＴＬＢミヌヒット時の後続リクエストのアドレス変換
制御方式に関するものである。
るもので、特に、アドレス変換対応表のパックアメモリ
（以下ＴＬＢと称す）を備えたアドレス変換制御におい
てＴＬＢミヌヒット時の後続リクエストのアドレス変換
制御方式に関するものである。
従来のアドレス変換制御方式においては、アドレス変換
時に、 ＴＬＢを索引することにより時間のかかる動的
アドレス変換をすることなく、論理アドレスを実アドレ
スに高速に変換を行っているが。
時に、 ＴＬＢを索引することにより時間のかかる動的
アドレス変換をすることなく、論理アドレスを実アドレ
スに高速に変換を行っているが。
この場合、 ＴＬＢがミスヒツトした時には後続のリク
エストの索引を中断して、動的アドレス変換を行なって
いた。
エストの索引を中断して、動的アドレス変換を行なって
いた。
上述した従来のアドレス変換制御方式では。
ＴＬＢがミスヒツトした場合、動的アドレス変換が終了
するまで、後続のアドレス変換のリクエストを中断させ
るため、 ＴＬＢでのミスヒツトする回数が多いと、そ
の分動的アドレス変換持ちの時間がかかり性能低下とな
る課題があった。
するまで、後続のアドレス変換のリクエストを中断させ
るため、 ＴＬＢでのミスヒツトする回数が多いと、そ
の分動的アドレス変換持ちの時間がかかり性能低下とな
る課題があった。
本発明は従来のもののこのような課題を解決しようとす
るもので、 ＴＬＢミスヒツト時の動的アドレス変換の
待ち時間を短縮したアドレス変換制御方式を提供するも
のである。
るもので、 ＴＬＢミスヒツト時の動的アドレス変換の
待ち時間を短縮したアドレス変換制御方式を提供するも
のである。
本発明によると、論理アドレスを実アドレスに変換する
のに、論理アドレスと実アドレスの変換対をもつバッフ
ァメモリを論理アドレスで索引し。
のに、論理アドレスと実アドレスの変換対をもつバッフ
ァメモリを論理アドレスで索引し。
該論理アドレスの実アドレスが前記バッファメモリに登
録されている場合数バッファメモリの出力を実アドレス
とし、また、登録されていない場合。
録されている場合数バッファメモリの出力を実アドレス
とし、また、登録されていない場合。
動的アドレス変換を行ない、動的アドレス変換からの出
力を実アドレスとするアドレス変換装置において、前記
論理アドレスと実アドレスの変換対をもつバッファメモ
リと動的アドレス変換制御回路とバッファを含み、動的
アドレス変換を行っている間でも後続リクエストの前記
バッファメモリへの索引を続け、該バッファメモリの出
力は一時的に前記バッファへ保持させることを特徴とす
るアドレス変換処理方式が得られる。
力を実アドレスとするアドレス変換装置において、前記
論理アドレスと実アドレスの変換対をもつバッファメモ
リと動的アドレス変換制御回路とバッファを含み、動的
アドレス変換を行っている間でも後続リクエストの前記
バッファメモリへの索引を続け、該バッファメモリの出
力は一時的に前記バッファへ保持させることを特徴とす
るアドレス変換処理方式が得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
ｌはアドレス変換させる論理アドレスを保持する論理ア
ドレスレジスタ（以下ＬＡＲと称す）、２はＴＬＢ３へ
書き込み動作を行う時に書き込みデータを保持するデー
タレジスタ（ＴＬＢＷ） 、 ３は論理アドレスと実ア
ドレスの変換対念もつバッフ７メモ！Ｊ （ＴＬＢ）
、 ４は各部で生成された実アドレスをセレクトするセ
レクタ、５は実アドレスを保持する実アドレスレジスタ
（以下ＲＡＲと称す）であり、６はＴＬＢ ３より得ら
れた実アドレスが論理アドレスに実際に対応するかどう
かチエツクするミスヒツト検出器であり、７はＴＬＢ
３でミスヒツトした論理アドレスを保持するミスヒツト
保持レジスタ、８はＴＬＢ ３でミスヒツトした論理ア
ト°レスを動的アドレス変換により、実アドレスを索引
している間に、後続のリクエストをＴＬＢ ３より索引
してその結果を保持する実アドレス保持バッファ、９は
ＴＬＢ ３でミスヒツトが起きた時に動的アドレス変換
を作動させるなど各部の制御を行う動的アドレス変換制
御部（以下ＣＴＲＬと称す）、１０は動的アドレス変換
時に実アドレスを索引するメモリである。
ドレスレジスタ（以下ＬＡＲと称す）、２はＴＬＢ３へ
書き込み動作を行う時に書き込みデータを保持するデー
タレジスタ（ＴＬＢＷ） 、 ３は論理アドレスと実ア
ドレスの変換対念もつバッフ７メモ！Ｊ （ＴＬＢ）
、 ４は各部で生成された実アドレスをセレクトするセ
レクタ、５は実アドレスを保持する実アドレスレジスタ
（以下ＲＡＲと称す）であり、６はＴＬＢ ３より得ら
れた実アドレスが論理アドレスに実際に対応するかどう
かチエツクするミスヒツト検出器であり、７はＴＬＢ
３でミスヒツトした論理アドレスを保持するミスヒツト
保持レジスタ、８はＴＬＢ ３でミスヒツトした論理ア
ト°レスを動的アドレス変換により、実アドレスを索引
している間に、後続のリクエストをＴＬＢ ３より索引
してその結果を保持する実アドレス保持バッファ、９は
ＴＬＢ ３でミスヒツトが起きた時に動的アドレス変換
を作動させるなど各部の制御を行う動的アドレス変換制
御部（以下ＣＴＲＬと称す）、１０は動的アドレス変換
時に実アドレスを索引するメモリである。
次に、各部の動作につ゛いて説明する。ＬＡＲ１に送ら
れた論理アドレスはＴＬＢ ３を索引して、得られた実
アドレスはミスヒツト検出器６でヒツトしているかどう
か判定される。その結果はＣＴＲＬ ９へ送られ、ヒツ
トしている時にはＴＬＢ ３の出力がセレクタ４で選ば
れＲＡＲ５ヘセツトされる。またミスヒツトであると判
定された時には、 ＬＡＲｌの論理アドレスはＲＬＡＲ
７へ送られ、動的アドレス変換が開始される。動的アド
レス変換が行われている間、ＣＴＲＬ９の制御により、
後続のりクエヌトがＬＡＲ１ヘセツトされＴＬＢ ３の
索引を行い、ミスヒツト検出器６でヒツトの判定を受け
たＴＬＢ ３の出力はＤＢＵＦ ８へ保持しておく。ミ
スヒツトの判定がされたならば、ミスヒツトした論理ア
ドレスをＲＬＡＲ７ヘセツトしてＴＬＢ ３へのりクエ
ヌトの索引を中断させる。
れた論理アドレスはＴＬＢ ３を索引して、得られた実
アドレスはミスヒツト検出器６でヒツトしているかどう
か判定される。その結果はＣＴＲＬ ９へ送られ、ヒツ
トしている時にはＴＬＢ ３の出力がセレクタ４で選ば
れＲＡＲ５ヘセツトされる。またミスヒツトであると判
定された時には、 ＬＡＲｌの論理アドレスはＲＬＡＲ
７へ送られ、動的アドレス変換が開始される。動的アド
レス変換が行われている間、ＣＴＲＬ９の制御により、
後続のりクエヌトがＬＡＲ１ヘセツトされＴＬＢ ３の
索引を行い、ミスヒツト検出器６でヒツトの判定を受け
たＴＬＢ ３の出力はＤＢＵＦ ８へ保持しておく。ミ
スヒツトの判定がされたならば、ミスヒツトした論理ア
ドレスをＲＬＡＲ７ヘセツトしてＴＬＢ ３へのりクエ
ヌトの索引を中断させる。
動的アドレス変換が終了するとメモリ１０から送うれた
実アドレスがセレンｊ１４を通してＲＡＲ５ヘセツトさ
れ９次のミスヒツトの索引をするべくＲＬＡＲ７のアド
レスを基に再び動的アドレス変換が行なわれる。動的ア
ドレス変換が行われている間後続のリクエストがＴＬＢ
３より再びミスヒツトが起こるまで索引され、ヒツト
したＴＬＢ ３の出力はＤＢＵＦ ８へ保持すると同時
に、既にＤＢＵＦ ８に保持しであるＴＬＢ ３の出力
をセレクタ４を通じてＲＡＲ５ヘセノトする。
実アドレスがセレンｊ１４を通してＲＡＲ５ヘセツトさ
れ９次のミスヒツトの索引をするべくＲＬＡＲ７のアド
レスを基に再び動的アドレス変換が行なわれる。動的ア
ドレス変換が行われている間後続のリクエストがＴＬＢ
３より再びミスヒツトが起こるまで索引され、ヒツト
したＴＬＢ ３の出力はＤＢＵＦ ８へ保持すると同時
に、既にＤＢＵＦ ８に保持しであるＴＬＢ ３の出力
をセレクタ４を通じてＲＡＲ５ヘセノトする。
この実施例によると最初にミスヒツトしたリクエストが
動的アドレス変換が終了すると１次にミスヒツトしたリ
クエストを動的アドレス変換させることができ、 ＴＬ
Ｂミスヒツト時のアドレス変換待ちの時間を短縮できる
。
動的アドレス変換が終了すると１次にミスヒツトしたリ
クエストを動的アドレス変換させることができ、 ＴＬ
Ｂミスヒツト時のアドレス変換待ちの時間を短縮できる
。
第２図は本発明の第２の実施例のブロック図である。
１．２．３，４，５，６，８，９．１０は第１図と同じ
構成要素と示し、７′はＴＬＢ ３でミスヒツトした論
理アドレスを保持するミスヒツトアドレス保持バッファ
である。
構成要素と示し、７′はＴＬＢ ３でミスヒツトした論
理アドレスを保持するミスヒツトアドレス保持バッファ
である。
次に各部の動作について説明する。ＬＡＲ１に論理アド
レスが送られると、まずＴＬＢ ３を索引して索引の結
果得られた実アドレスはばスヒット検出器６で論理アド
レスと比°較され、ヒツトミスヒツトの判定がなされる
。判定結果はＣＴＲＬ ９へ送られ。
レスが送られると、まずＴＬＢ ３を索引して索引の結
果得られた実アドレスはばスヒット検出器６で論理アド
レスと比°較され、ヒツトミスヒツトの判定がなされる
。判定結果はＣＴＲＬ ９へ送られ。
ヒツトの判定の時にはＴＬＢ ３の出力がセレクタ４全
通してＲＡＲ５ヘセツトされる。ミスヒツトの判定がさ
れると、 ＬＡＲＩのアドレスはＡＢＵＦ７′へ送られ
、動的アドレス変換が開始される。動的アドレス変換が
行われている間、後続のリクエストがＬＡＲ１にセット
されＴＬＢ ３を索引する。ミツヒツト検出器６により
ヒツトの判定がされるとＴＬＢ ３の出力ＦｉＤＢＵＦ
８へ保持して、ミスヒツトの判定がされると、ミスヒ
ツトした論理アドレスは動的アドレス変換を行わせるた
めにＡＢＵＦ ７に保持する。
通してＲＡＲ５ヘセツトされる。ミスヒツトの判定がさ
れると、 ＬＡＲＩのアドレスはＡＢＵＦ７′へ送られ
、動的アドレス変換が開始される。動的アドレス変換が
行われている間、後続のリクエストがＬＡＲ１にセット
されＴＬＢ ３を索引する。ミツヒツト検出器６により
ヒツトの判定がされるとＴＬＢ ３の出力ＦｉＤＢＵＦ
８へ保持して、ミスヒツトの判定がされると、ミスヒ
ツトした論理アドレスは動的アドレス変換を行わせるた
めにＡＢＵＦ ７に保持する。
動的アドレス変換が終了したならば、メモリｌＯよシ索
引された実アドレスをセレクタ４全通してＲＡＲ５ヘセ
ツトし、 ＡＢＵＦ’ ？’に保持しであるミスヒツト
論理アドレスの動的アドレス変換を始メる。そして既に
ＤＢＵＦ ８に保持しである実アドレス（すなわち、現
在勤的アドレス変換を行っている論理アドレスの前に、
ＬＡＲヘリクエストされてＴＬＢより索引を行い得ら
れてＤＢ ＵＦへ保持された実アドレスを＞ｔセレンｊ
１４全通してＲＡＲ５ヘセツトする。
引された実アドレスをセレクタ４全通してＲＡＲ５ヘセ
ツトし、 ＡＢＵＦ’ ？’に保持しであるミスヒツト
論理アドレスの動的アドレス変換を始メる。そして既に
ＤＢＵＦ ８に保持しである実アドレス（すなわち、現
在勤的アドレス変換を行っている論理アドレスの前に、
ＬＡＲヘリクエストされてＴＬＢより索引を行い得ら
れてＤＢ ＵＦへ保持された実アドレスを＞ｔセレンｊ
１４全通してＲＡＲ５ヘセツトする。
このように後続リクエストのＴＬＢからの索引をバッフ
ァ（ＡＢＵＦ 、 ＤＢＵＦ ）がデータを蓄える余裕
が無くなるまで行わせる。
ァ（ＡＢＵＦ 、 ＤＢＵＦ ）がデータを蓄える余裕
が無くなるまで行わせる。
この実施例によると、動的アドレス変換が終了すると同
時に次のミスヒツトアドレスをバッファより取り出し動
的アドレス変換を行なわせ、またＴＬＢの出力をバッフ
ァニジ取り出して実アドレスとしてロードさせることで
ＴＬＢミヌヒット時の動的アドレス変換の待ち時間を短
縮できる効果がある。
時に次のミスヒツトアドレスをバッファより取り出し動
的アドレス変換を行なわせ、またＴＬＢの出力をバッフ
ァニジ取り出して実アドレスとしてロードさせることで
ＴＬＢミヌヒット時の動的アドレス変換の待ち時間を短
縮できる効果がある。
この実施例によるとＴＬＢをミスヒ、トシた時に後続の
りクエヌトの索引を中断させずに、ミスヒツトしたリク
エストを動的アドレスさせている間に、後続のリクエス
トをＴＬＢより索引し続け、そこから得られた実アドレ
スを蓄えておくことによって、最初にミスヒツトしたリ
クエストが動的アドレス変換の終了次第１次にミスヒツ
トしたリクエストを動的アドレス変換させることができ
。
りクエヌトの索引を中断させずに、ミスヒツトしたリク
エストを動的アドレスさせている間に、後続のリクエス
トをＴＬＢより索引し続け、そこから得られた実アドレ
スを蓄えておくことによって、最初にミスヒツトしたリ
クエストが動的アドレス変換の終了次第１次にミスヒツ
トしたリクエストを動的アドレス変換させることができ
。
ＴＬＢミスヒツト時のアドレス変換待ちの時間を短縮で
きる効果がある。
きる効果がある。
第１図は本発明の実施例を示すブロック図、第２図は他
の実施例を示すブロック図である。 記号の説明：ｌ・・・論理アドレヌレジヌタ（ＬＡＲ）
。 ２・・・データレソスタ（ＴＬＢＷ） 、 ３・・・ア
ドレス変換対応表のバッファメモ！ｊ （ＴＬＢ） 、
４・・・セレクタ、５・・・実アドレスレジスタ（Ｒ
ＡＲ） 、 ６・・・ミスヒツト検出器、７ミスヒツト
論理アドレス保持レジスｐ （ＲＬＡＲ）、 ７’・・
・ミスヒツト論理アドレス保持バッファ（ＡＢＵＦ）
。 ８・・・実アドレス保持バッファ（ＤＢＵＦ）、 ９・
・・動的アドレス変換制御部（ＣＴＲＬ）、 １０・・
・メモリ（ＭＥＭ）。
の実施例を示すブロック図である。 記号の説明：ｌ・・・論理アドレヌレジヌタ（ＬＡＲ）
。 ２・・・データレソスタ（ＴＬＢＷ） 、 ３・・・ア
ドレス変換対応表のバッファメモ！ｊ （ＴＬＢ） 、
４・・・セレクタ、５・・・実アドレスレジスタ（Ｒ
ＡＲ） 、 ６・・・ミスヒツト検出器、７ミスヒツト
論理アドレス保持レジスｐ （ＲＬＡＲ）、 ７’・・
・ミスヒツト論理アドレス保持バッファ（ＡＢＵＦ）
。 ８・・・実アドレス保持バッファ（ＤＢＵＦ）、 ９・
・・動的アドレス変換制御部（ＣＴＲＬ）、 １０・・
・メモリ（ＭＥＭ）。
Claims (2)
- （１）論理アドレスを実アドレスに変換するのに、論理
アドレスと実アドレスの変換対をもつバッファメモリを
論理アドレスで索引し、該論理アドレスの実アドレスが
前記バッファメモリに登録されている場合該バッファメ
モリの出力を実アドレスとし、また、登録されていない
場合、動的アドレス変換を行い、動的アドレス変換から
の出力を実アドレスとするアドレス変換装置において、
前記論理アドレスと実アドレスの変換対をもつバッファ
メモリと動的アドレス変換制御回路とバッファを含み、
動的アドレス変換を行っている間でも後続リクエストの
前記バッファメモリへの索引を続け、該バッファメモリ
の出力は一時的に前記バッファへ保持させることを特徴
とするアドレス変換処理方式。 - （２）論理アドレスを実アドレスに変換するのに、論理
アドレスと実アドレスの変換対をもつバッファメモリを
論理アドレスで索引し、該論理アドレスの実アドレスが
前記バッファメモリに登録されている場合該バッファメ
モリの出力を実アドレスとし、また、登録されていない
場合、動的アドレス変換を行い、動的アドレス変換から
の出力を実アドレスとするアドレス変換処理装置におい
て、前記論理アドレスと実アドレスの変換対をもつバッ
ファメモリと、動的アドレス変換制御回路と、バッファ
を含み、動的アドレス変換を行っている間でも、後続リ
クエストの前記バッファメモリへの索引を続け、該バッ
ファメモリの出力がヒットしている場合該バッファメモ
リの出力を、ミスヒットしている場合には、後続リクエ
ストの論理アドレスをそれぞれのバッファへ保持させる
ことを特徴とするアドレス変換 処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334317A JPH02178750A (ja) | 1988-12-28 | 1988-12-28 | アドレス変換処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334317A JPH02178750A (ja) | 1988-12-28 | 1988-12-28 | アドレス変換処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02178750A true JPH02178750A (ja) | 1990-07-11 |
Family
ID=18276001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334317A Pending JPH02178750A (ja) | 1988-12-28 | 1988-12-28 | アドレス変換処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02178750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052369A1 (ja) | 2005-10-31 | 2007-05-10 | Fujitsu Limited | 演算処理装置，情報処理装置，及び演算処理装置のメモリアクセス方法 |
| JP2007287143A (ja) * | 2006-04-13 | 2007-11-01 | Internatl Business Mach Corp <Ibm> | Ｉ／ｏアドレス変換キャッシュ・ミスのソフトウェア・ミス処理用ハードウェア支援エクセプション |
-
1988
- 1988-12-28 JP JP63334317A patent/JPH02178750A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052369A1 (ja) | 2005-10-31 | 2007-05-10 | Fujitsu Limited | 演算処理装置，情報処理装置，及び演算処理装置のメモリアクセス方法 |
| US7797494B2 (en) | 2005-10-31 | 2010-09-14 | Fujitsu Limited | Arithmetic processor, information processing apparatus and memory access method in arithmetic processor |
| JP2007287143A (ja) * | 2006-04-13 | 2007-11-01 | Internatl Business Mach Corp <Ibm> | Ｉ／ｏアドレス変換キャッシュ・ミスのソフトウェア・ミス処理用ハードウェア支援エクセプション |
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