JPH02178816A - システムリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はシステムリセット回路に係り、特にマイコン等
のシステムの電源を切断する際のシステムリセット回路
に関する。

一般に集積回路（ＩＣ）は電源電圧が低下すると正常に
動作しなくなる。特にマイクロコンピュータなどでは電
源電圧の低下によってプログラムが暴走する恐れがある
。このため、電源電圧がある規定の値より低くなったと
き、リセットをかけて瞬時に動作を停止させ、誤動作や
プログラムの暴走などを防止するシステムリセット回路
が設けられている。

従来の技術 従来のシステムリセット回路は第６図に示すように電源
電圧Ｖ。０の低下を基準電圧との差により検出するため
の電圧低下検出回路１と電圧低下検出回路１の検出用抵
抗Ｒ４間の電圧に応じて、信号をオン・オフする差動増
幅回路５と、差動増幅回路５の信号に応じて出力電圧を
オン・オフする制御回路とよりなり、電源電圧ｖＣｏが
所定の電圧（スレッシュホールド電圧Ｖｓ）以下となっ
たとき瞬時に出力電圧をリセットする構成であった。

発明が解決しようとする課題 しかるに、従来のシステムリセット回路で低消費電流化
を図ろうとする第６図の回路に破線で示すようなストレ
ー容量が影響し、回路の動作速度が低下する等の問題点
があった。

本発明は上記の点に鑑みてなされたもので低消費電流に
おいても回路の動作速度が低下しないシステムリセット
回路を提供することを目的とする。

課題を解決するための手段 本発明は結合手段を介して第１の入力端子に電源電圧が
供給される差動増幅回路により電源電圧の低下を検出し
、検出信号に応じて制御回路を動作させることにより電
源電圧が所定の電圧より低下した際に出力電圧をリセッ
トするシステムリセット回路において、前記結合手段と
並列に設けられた第１のコンデンサと、基準電圧側に接
続された前記差動増幅回路の第２の入力端子と接地間に
設けられた第２のコンデンサとを具備してなる。

作用 電源電圧がオフしたときに、第１のコンデンサは回路に
生じるストレー容量に充電される電荷を吸収するため、
回路はストレー容量による影響を受けにくくすることが
でき、また、第２のコンデンサにより基準電圧側の電圧
降下を遅らせることにより出力電圧を素早くリセットす
ることができる。

実施例 第１図は本発明の一実施例の回路図を示す。図中、１は
電圧低小検出回路、２は差動増幅回路、３は制御回路を
示す。この回路は端子Ｔ＋、Ｔ２゜Ｔ３を有する３端子
タイプのもので、このうち、Ｔ＋　、Ｔ３が電源端子、
Ｔ２は出力端子となる。

電圧低下検出回路１は抵抗Ｒ１〜Ｒ６及びトランジスタ
Ｑ＋＋基準電圧発生用トランジスタＱ２とよりなる。抵
抗Ｒ４は比較電圧検出用の抵抗で抵抗Ｒ４の両端にはト
ランジスタ（ｈ、抵抗Ｒ＋。

Ｒ２、Ｒ３よりなる結合手段と基準電圧発生用のトラン
ジスタＱ２が抵抗Ｒ５を介して接続される。

また、抵抗Ｒ４の電源電圧側の一端にはトランジスタＱ
３〜Ｑｇ、抵抗Ｒ７、Ｒｓよりなる差動増幅回路２の第
１のパノＪ端子の反転入力端子が接続され、基準電圧側
の一端には抵抗Ｒ６を介して差動増幅回路２の第２の入
力端子である非反転入力端子が接続される。

また、差動増幅回路２の出力端子には制御回路３のトラ
ンジスタＱ９のベースが接続される。また、差動増幅回
路２のトランジスタＱ８のエミッタは出力端子Ｔ２に直
接接続される。また、出力端子Ｔ２には制御回路３の出
力端が接続される。

出力端子Ｔ＋　、７３間に電源電圧Ｖｃｃが印加され、
出力端子Ｔ＋、王２間には抵抗Ｒ＋＋出力端子Ｔ２　、
Ｔ３間にはコンデンサＣＬが接続される。。

また、差動増幅回路２のトランジスタＱ５のベースと電
源とは第１のコンデンサＣ＋により結合され、差動増幅
回路２のトランジスタＱ６のベースと接地間は第２のコ
ンデンーリ−０２により結合される。

出力がＨ（ハイレベル）からＬ（ローレベル）になるス
レッシ１ホールド電圧■ｓＨしくリセット電圧）は、 ＶＳＨＬ　＝　（１＋　（Ｒ１／Ｒ２）　）　ＶＢＥｌ
　＋　１１（Ｒ３＋Ｒ４＋Ｒ５）　＋　ＶＢＥ２　＋Ｒ
Ｉ３１２　　（１）Ｉ＋＝ΔＶＢ［／Ｒ４■ よって、式（１）は Ｖ３Ｈ１＝　（１＋　（Ｒ１／Ｒ２）　）　ＶＢＥＩ　
１八Ｖ　　（１＋　（（Ｒ３＋　Ｒｓ　）／Ｒ４）　）
　＋ＶＢＥ２Ｅ 十Ｒ１３１２Ｈ■ ここでＨ時はトランジスタ０８〜０．１１はオフとなる
ため、 Ｒ＋ａ　１２Ｈ＜　（１＋（Ｒ１／Ｒ２）　）　ＶＢＥ
＋ΔＶ　　（１＋（（Ｒ３＋Ｒ４）／Ｒ４）　）　＋Ｖ
８ＥＥ となる。

また、抵抗Ｒ６による電圧降下■６は Ｖ６＜ΔＶＢＥ とすると、 Ｖ３１１１４　（１＋（Ｒ１／Ｒ２）　）　ＶＢＥＩ　
＋△ＶＢ［（１＋（（Ｒ３＋　Ｒ５）／Ｒａ　）　）　
＋　ＶＢＥ２となる。なお、ここで、Ｖ８□、は温度特
性が零となるように設定する。

出力がＬ→１」になるスレッシュボールド電圧ｖ　ＳＬ
Ｈ’よ Ｖ３１Ｈ−（１＋（Ｒ１／Ｒ２）　）　ＶＢＦｌ　＋△
ＶＢＦ（１＋（（Ｒ３＋Ｒ５）／Ｒ４）　）　十△Ｖ　
　　　＋　Ｒ１３Ｉ　２１　　　　　　　　　　（５）
８［２ となる。１時はトランジスタＱ８・〜Ｑｎがオンとなる
ため、ＲＩ３１２１を無視することはできない。

ここで、ヒステリシス電圧△Ｖｓは、 △Ｖ８′″″ＶＳＬＨ−ＶＳＨＬ　　　　　　　　　　
　　　　（６）であり、式（３）、（４）及び６）より
ΔＶＳ＝ＲＩ３（１−１）”Ｒ１１］Ｉ２１　　　ω２
Ｌ　　　２１１ となる。

例えば、電源電圧■ｃｃが第２図（Ａ）に示す如く、立
上がるとすると、出力電圧Ｖ。、ｔは第２図（Ｂ）に示
すように電源電圧ｖＣＣがスレッシュホールド電圧Ｖ８
，１以上になると、制御回路３を構成するトランジスタ
０８〜ＱｎがオフとなりコンデンサＯＬが充電され、出
力電圧Ｖ。ｕｔは第２図（Ｂ）に示すような立ち上がり
を示す。

また、電源電圧■Ｃｏが第２図（Ａ）に示すように急激
に減少し、スレッシュホールド電圧ＶＳＨＬ以下になる
と、抵抗Ｒ４に生じる電圧が小さくなり、トランジスタ
Ｑ６がオンとなり、したがって、トランジスタＱ８がオ
ンとなるため、トランジスタ０９〜Ｑｎも同様にオンと
なる。したがって、Ｖｏｕｔは零電位となる。このとき
、第３図に示すように時間遅れｔｄが生じてしまう。

このような回路では回路電流を低下させていくと、スト
レー容量の影響が無視できなくなり、［ｄが大きくなり
回路の動作スピードの低下が目立ってくる。

第１図の回路でストレー容量を含めて、簡略化すると、
第４図に示す回路となる。第４図の回路でＣはストレー
容量で、Ｃ１）Ｃ８ｏとすると、点■の電圧ＶＡは電源
電圧ｖＣＣを第５図（Ａ＞に示すようにＨ−＋Ｌとする
と、第１のコンデンサＣＩとストレー容量Ｃ８ｏ間で電
荷のやりとりが行なわれ、ストレー容量Ｃ８ｏによる時
間遅れがなくなり、第５図（Ｂ’）に示すような急速な
反応が可能となり、また、第２のコンデンサＣ２は抵抗
Ｒ６と共にτ＝Ｒｓ　Ｃ２分だけ時間遅れを生じさせ、
点■の電圧ＶＡがスレッシュホールド電圧ｖ８．．以下
になるまで点■の電圧Ｖｅをホールドさせ、出力電圧Ｖ
。ｕｔが急激に）−１−）Ｌとなるように構成されてい
る。したがって、出力電圧Ｖ。ｕｔの波形はトランジス
タ等による遅れＴＲ分だけで済む。

また、トランジスタＱ８のエミッタをＨ→Ｌ。

Ｌ−）Ｈとでヒステリシスを生じさせるための正帰還抵
抗ＲＩ３より電源側に接続する事により、差動増幅回路
２自体に正帰還を持たせることが出来より少ない素子電
流で高利得を得ることが出来、低消費電流とした場合で
も回路を安定に動作させることができる。

なお、本実施例ではトランジスタＱ８のエミッタを正帰
還抵抗Ｒ＋ａを介して電源Ｖ。０と接続する構成として
もよい。

発明の効果 上）本の如く、本発明によれば、ストレー容量の影響を
小さくするように第１及び第２のコンデンサを付加した
ため、回路電流を小さくしてもストレー容量の影響を受
けにくくなり、したがって、低消費電流化を図っても回
路動作スピードをそこなわない等の特長を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図、第３図は
本発明の一実施例の一般的動作を説明するための図、第
４図は本発明の一実施例の低消費電流時の等価回路図、
第５図は本発明の一実施例の低消費電流時の動作を説明
するための図、第６図は従来の一例の回路図である。 １・・・電圧低下検出回路、２・・・差動増幅回路、３
・・・制御回路、Ｃ１・・・第１のコンデンサ、Ｃ２・
・・第２のコンデンサ、 Ｃ８Ｏ・・・ストレー容量。

Claims (1)

1. 【特許請求の範囲】 結合手段を介して第１の入力端子に電源電圧が供給され
   る差動増幅回路により該電源電圧の低下を検出し、該検
   出信号に応じて制御回路を動作させることにより該電源
   電圧が所定の電圧より低下した際に出力電圧をリセット
   するシステムリセット回路において、 前記結合手段と並列に設けられた第１のコンデンサと、 基準電圧側に接続された前記差動増幅回路の第２の入力
   端子と接地間に設けられた第２のコンデンサとを具備し
   、 回路と接地間に生じるストレー容量による回路動作の遅
   延を減少させることを特徴とするシステムリセット回路
   。