JPH06112792A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH06112792A JPH06112792A JP26126392A JP26126392A JPH06112792A JP H06112792 A JPH06112792 A JP H06112792A JP 26126392 A JP26126392 A JP 26126392A JP 26126392 A JP26126392 A JP 26126392A JP H06112792 A JPH06112792 A JP H06112792A
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- Japan
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- voltage
- power supply
- output
- reset
- reset circuit
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- 238000001514 detection method Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 リセット解除信号の発生タイミングを電圧で
規定させる。 【構成】 電源電圧が所定の電圧に達する間で自動的に
リセットを解除するリセット回路において、電源端子11
に、しきい値以上の電圧が印加された時にＯＮする検知
トランジスタ17を接続し、上記電源端子11と検知トラン
ジスタ17の出力間に分圧抵抗12，13を接続すると共に、
その分圧抵抗12，13の中点aに出力トランジスタ14を接
続し、その出力トランジスタ14のベースと電源端子11間
にしきい値以上の電圧が発生した時点で、出力トランジ
スタ14からリセット解除信号を出力するようにした。
規定させる。 【構成】 電源電圧が所定の電圧に達する間で自動的に
リセットを解除するリセット回路において、電源端子11
に、しきい値以上の電圧が印加された時にＯＮする検知
トランジスタ17を接続し、上記電源端子11と検知トラン
ジスタ17の出力間に分圧抵抗12，13を接続すると共に、
その分圧抵抗12，13の中点aに出力トランジスタ14を接
続し、その出力トランジスタ14のベースと電源端子11間
にしきい値以上の電圧が発生した時点で、出力トランジ
スタ14からリセット解除信号を出力するようにした。
Description
【０００１】
【産業上の利用分野】本発明はリセット回路に関し、詳
しくは、電子機器に組み込まれた集積回路の電源ＯＮ時
にシステムを自動的にリセットを解除するリセット回路
に関する。
しくは、電子機器に組み込まれた集積回路の電源ＯＮ時
にシステムを自動的にリセットを解除するリセット回路
に関する。
【０００２】
【従来の技術】例えば、電子機器に組み込まれた集積回
路の電源ＯＮ時にシステムを自動的にリセットするた
め、電源投入後、電源電圧が低い時、初期状態とする回
路とし、電源電圧が所定の電圧に達した時点でリセット
解除信号を発生するリセット回路が使用される。
路の電源ＯＮ時にシステムを自動的にリセットするた
め、電源投入後、電源電圧が低い時、初期状態とする回
路とし、電源電圧が所定の電圧に達した時点でリセット
解除信号を発生するリセット回路が使用される。
【０００３】このリセット回路の従来例を図４に示して
説明する。
説明する。
【０００４】上記リセット回路は、ＣＭＯＳバッファ
（1）を具備し、そのＣＭＯＳバッファ（1）の前段に、
電源端子（2）に接続された抵抗（3）及びコンデンサ
（4）を設けている。尚、図中、（5）は電源ＯＦＦ時に
上記コンデンサ（4）の充電電荷を急速に放電させるた
めのダイオード、（6）は出力端子である。
（1）を具備し、そのＣＭＯＳバッファ（1）の前段に、
電源端子（2）に接続された抵抗（3）及びコンデンサ
（4）を設けている。尚、図中、（5）は電源ＯＦＦ時に
上記コンデンサ（4）の充電電荷を急速に放電させるた
めのダイオード、（6）は出力端子である。
【０００５】ここで、図５は、電源電圧ＶCC、コンデン
サ（4）の端子電圧ＶA、ＣＭＯＳバッファ（1）のしき
い値電圧ＶQ、ＣＭＯＳバッファ（1）の出力電圧ＶOUT
の関係を示し、これに基づいて、以下、上記構成からな
るリセット回路の動作を説明する。
サ（4）の端子電圧ＶA、ＣＭＯＳバッファ（1）のしき
い値電圧ＶQ、ＣＭＯＳバッファ（1）の出力電圧ＶOUT
の関係を示し、これに基づいて、以下、上記構成からな
るリセット回路の動作を説明する。
【０００６】まず、電源ＯＮにより、電源電圧ＶCCが立
ち上がると同時に、抵抗（3）を通じてコンデンサ（4）
に充電される。一方、ＣＭＯＳバッファ（1）のしきい
値電圧ＶQは、電源電圧ＶCCに対してほぼ１／２の関係
を保持しながら設定されており、上記コンデンサ（4）
の充電により、コンデンサ（4）の端子電圧ＶAが、ＣＭ
ＯＳバッファ（1）のしきい値電圧ＶQに達した時点で、
ＣＭＯＳバッファ（1）の出力電圧ＶOUTが立ち上がり、
これにより、ＣＭＯＳバッファ（1）からリセット解除
信号を出力する。このリセット解除信号により、後段に
接続されたシステムを自動的にリセットを解除すること
になる。
ち上がると同時に、抵抗（3）を通じてコンデンサ（4）
に充電される。一方、ＣＭＯＳバッファ（1）のしきい
値電圧ＶQは、電源電圧ＶCCに対してほぼ１／２の関係
を保持しながら設定されており、上記コンデンサ（4）
の充電により、コンデンサ（4）の端子電圧ＶAが、ＣＭ
ＯＳバッファ（1）のしきい値電圧ＶQに達した時点で、
ＣＭＯＳバッファ（1）の出力電圧ＶOUTが立ち上がり、
これにより、ＣＭＯＳバッファ（1）からリセット解除
信号を出力する。このリセット解除信号により、後段に
接続されたシステムを自動的にリセットを解除すること
になる。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来のリセット回路では、電源端子（2）に接続された抵
抗（3）とコンデンサ（4）の時定数と、ＣＭＯＳバッフ
ァ（1）のしきい値との関係でもって、上記ＣＭＯＳバ
ッファ（1）からリセット解除信号が出力される。従っ
て、負荷により電源電圧ＶCCの立ち上がり波形が異なれ
ば、コンデンサ（4）の端子電圧ＶAもそれに追従して変
動するため、上記電源電圧ＶCCの立ち上がり波形等がＣ
ＭＯＳバッファ（1）の出力電圧ＶOUTに大きく影響す
る。このように、リセット解除信号の発生タイミングが
時間に依存しており、リセット解除信号の発生タイミン
グにばらつきが生じ、信頼性に欠けるという問題があっ
た。
来のリセット回路では、電源端子（2）に接続された抵
抗（3）とコンデンサ（4）の時定数と、ＣＭＯＳバッフ
ァ（1）のしきい値との関係でもって、上記ＣＭＯＳバ
ッファ（1）からリセット解除信号が出力される。従っ
て、負荷により電源電圧ＶCCの立ち上がり波形が異なれ
ば、コンデンサ（4）の端子電圧ＶAもそれに追従して変
動するため、上記電源電圧ＶCCの立ち上がり波形等がＣ
ＭＯＳバッファ（1）の出力電圧ＶOUTに大きく影響す
る。このように、リセット解除信号の発生タイミングが
時間に依存しており、リセット解除信号の発生タイミン
グにばらつきが生じ、信頼性に欠けるという問題があっ
た。
【０００８】そこで、本発明は上記問題点に鑑みて提案
されたもので、その目的とするところは、リセット解除
信号の発生タイミングを電圧で規定し得るリセット回路
を提供することにある。
されたもので、その目的とするところは、リセット解除
信号の発生タイミングを電圧で規定し得るリセット回路
を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の技術的手段として、本発明は、電源電圧が所定の電圧
に達する間で自動的にリセットを解除するリセット回路
において、電源端子に分圧抵抗を接続すると共に、その
分圧抵抗の中点に制御素子を接続し、その制御素子の制
御電極と電源端子間にしきい値以上の電圧が発生した時
点での制御素子の出力をリセット解除信号としたことを
特徴とする。
の技術的手段として、本発明は、電源電圧が所定の電圧
に達する間で自動的にリセットを解除するリセット回路
において、電源端子に分圧抵抗を接続すると共に、その
分圧抵抗の中点に制御素子を接続し、その制御素子の制
御電極と電源端子間にしきい値以上の電圧が発生した時
点での制御素子の出力をリセット解除信号としたことを
特徴とする。
【００１０】本発明は、上記電源端子に、しきい値以上
の電圧が印加された時にＯＮする検知素子を接続し、そ
の検知素子の出力を分圧抵抗に接続することが望まし
い。
の電圧が印加された時にＯＮする検知素子を接続し、そ
の検知素子の出力を分圧抵抗に接続することが望まし
い。
【００１１】
【作用】本発明に係るリセット回路では、分圧抵抗の分
圧比と制御素子のしきい値とにより決定される電圧でも
って、上記制御素子から出力されるリセット解除信号の
発生タイミングを規定することができる。
圧比と制御素子のしきい値とにより決定される電圧でも
って、上記制御素子から出力されるリセット解除信号の
発生タイミングを規定することができる。
【００１２】
【実施例】本発明に係るリセット回路の実施例を図１乃
至図３に示して説明する。
至図３に示して説明する。
【００１３】図１は本発明の基本的な回路構成を示す。
このリセット回路は、電源端子（11）とアース間に接続
された分圧抵抗（12）（13）と、その分圧抵抗（12）
（13）の中点（a）に接続された制御素子である出力ト
ランジスタ（14）とで構成される。具体的に、上記出力
トランジスタ（14）は、そのベースが分圧抵抗（12）
（13）の中点（a）に接続され、エミッタが電源端子（1
1）に、コレクタが出力端子（15）にそれぞれ接続され
る。尚、図中、（16）は出力端のプルダウン用抵抗であ
る。
このリセット回路は、電源端子（11）とアース間に接続
された分圧抵抗（12）（13）と、その分圧抵抗（12）
（13）の中点（a）に接続された制御素子である出力ト
ランジスタ（14）とで構成される。具体的に、上記出力
トランジスタ（14）は、そのベースが分圧抵抗（12）
（13）の中点（a）に接続され、エミッタが電源端子（1
1）に、コレクタが出力端子（15）にそれぞれ接続され
る。尚、図中、（16）は出力端のプルダウン用抵抗であ
る。
【００１４】次に、図２は本発明の具体的な回路構成を
示す。これは、上記リセット回路の基本的な回路構成
に、検知トランジスタ（17）及び抵抗（18）（19）を付
加したものである。具体的に、電源端子（11）に抵抗
（18）（19）の直列回路を接続し、その抵抗（18）と
（19）間に上記検知トランジスタ（17）のベースを接続
し、そのコレクタを前記分圧抵抗（13）に接続する。
示す。これは、上記リセット回路の基本的な回路構成
に、検知トランジスタ（17）及び抵抗（18）（19）を付
加したものである。具体的に、電源端子（11）に抵抗
（18）（19）の直列回路を接続し、その抵抗（18）と
（19）間に上記検知トランジスタ（17）のベースを接続
し、そのコレクタを前記分圧抵抗（13）に接続する。
【００１５】ここで、図３は、電源電圧ＶCCと出力トラ
ンジスタ（14）の出力電圧ＶOUTとの関係を示し、これ
に基づいて、以下、上記構成からなるリセット回路の動
作を説明する。
ンジスタ（14）の出力電圧ＶOUTとの関係を示し、これ
に基づいて、以下、上記構成からなるリセット回路の動
作を説明する。
【００１６】図１のリセット回路では、電源ＯＮによ
り、分圧抵抗（12）（13）に電源電圧ＶCCが印加され
る。ここで、図２のリセット回路のように、検知トラン
ジスタ（17）を付加しておけば、上述した電源ＯＮに際
して、その電源電圧ＶCCが上昇し、抵抗（18）（19）の
中点電位が検知トランジスタ（17）のベース電圧以上に
なった時点で、上記検知トランジスタ（17）がＯＮして
そのコレクタ電圧を接地電位にする。これにより、上述
と同様、分圧抵抗（12）（13）に電源電圧ＶCCが印加さ
れる。このように検知トランジスタ（17）を設ければ、
電源ＯＮ時に生じやすいノイズによる誤動作を未然に防
止することができる。
り、分圧抵抗（12）（13）に電源電圧ＶCCが印加され
る。ここで、図２のリセット回路のように、検知トラン
ジスタ（17）を付加しておけば、上述した電源ＯＮに際
して、その電源電圧ＶCCが上昇し、抵抗（18）（19）の
中点電位が検知トランジスタ（17）のベース電圧以上に
なった時点で、上記検知トランジスタ（17）がＯＮして
そのコレクタ電圧を接地電位にする。これにより、上述
と同様、分圧抵抗（12）（13）に電源電圧ＶCCが印加さ
れる。このように検知トランジスタ（17）を設ければ、
電源ＯＮ時に生じやすいノイズによる誤動作を未然に防
止することができる。
【００１７】このようにして分圧抵抗（12）（13）に電
源電圧ＶCCが印加されると、その分圧抵抗（12）（13）
の中点（a）にベースが接続された出力トランジスタ（1
4）では、分圧抵抗（12）（13）の両端電圧が電源電圧
ＶCCに等しくなっているので、電源端子（11）と上記出
力トランジスタ（14）の制御電極であるベースとの間で
の電圧、即ち、そのベース・エミッタ間電圧をＶBEとし
た場合、電源電圧ＶCC＝ＶBE｛１＋（Ｒ2／Ｒ1）｝とな
った時点で、出力トランジスタ（14）がＯＮしてその出
力電圧ＶOUTが立ち上がり、出力トランジスタ（14）か
らリセット解除信号が出力される。
源電圧ＶCCが印加されると、その分圧抵抗（12）（13）
の中点（a）にベースが接続された出力トランジスタ（1
4）では、分圧抵抗（12）（13）の両端電圧が電源電圧
ＶCCに等しくなっているので、電源端子（11）と上記出
力トランジスタ（14）の制御電極であるベースとの間で
の電圧、即ち、そのベース・エミッタ間電圧をＶBEとし
た場合、電源電圧ＶCC＝ＶBE｛１＋（Ｒ2／Ｒ1）｝とな
った時点で、出力トランジスタ（14）がＯＮしてその出
力電圧ＶOUTが立ち上がり、出力トランジスタ（14）か
らリセット解除信号が出力される。
【００１８】このように、上記出力トランジスタ（14）
のベースと電源端子（11）間に、分圧抵抗（12）（13）
の分圧比でもって決定されるしきい値以上の電圧が発生
する時点まで、上記出力トランジスタ（14）がＯＮしな
いようにすることによって、出力トランジスタ（14）か
ら出力されるリセット解除信号の発生タイミングを電圧
で規定することができる。
のベースと電源端子（11）間に、分圧抵抗（12）（13）
の分圧比でもって決定されるしきい値以上の電圧が発生
する時点まで、上記出力トランジスタ（14）がＯＮしな
いようにすることによって、出力トランジスタ（14）か
ら出力されるリセット解除信号の発生タイミングを電圧
で規定することができる。
【００１９】このリセット解除信号の発生タイミングを
電圧で規定することにより、電源電圧ＶCCの立ち上がり
波形等に影響されることなく、リセット解除信号の発生
タイミングにばらつきが生じることはない。
電圧で規定することにより、電源電圧ＶCCの立ち上がり
波形等に影響されることなく、リセット解除信号の発生
タイミングにばらつきが生じることはない。
【００２０】
【発明の効果】本発明に係るリセット回路によれば、リ
セット解除信号の発生タイミングを電圧で規定したこと
により、電源電圧の立ち上がり波形等に影響されること
なく、リセット信号の発生タイミングにばらつきが生じ
ないので、電源ＯＮ時に発生しやすい誤動作を未然に防
止することができて、信頼性が大幅に向上する。
セット解除信号の発生タイミングを電圧で規定したこと
により、電源電圧の立ち上がり波形等に影響されること
なく、リセット信号の発生タイミングにばらつきが生じ
ないので、電源ＯＮ時に発生しやすい誤動作を未然に防
止することができて、信頼性が大幅に向上する。
【図１】本発明に係るリセット回路の実施例を示し、そ
の基本的な構成回路図
の基本的な構成回路図
【図２】本発明のリセット回路の具体的な構成回路図
【図３】本発明のリセット回路において、電源電圧ＶCC
と出力トランジスタの出力電圧ＶOUTとの関係を示す特
性図
と出力トランジスタの出力電圧ＶOUTとの関係を示す特
性図
【図４】リセット回路の従来例を示す回路図
【図５】従来のリセット回路において、電源電圧ＶCC、
コンデンサの端子電圧ＶA、Ｃ ＭＯＳバッファのしきい
値電圧ＶQ、ＣＭＯＳバッファの出力電圧ＶOUTの関係を
示す特性図
コンデンサの端子電圧ＶA、Ｃ ＭＯＳバッファのしきい
値電圧ＶQ、ＣＭＯＳバッファの出力電圧ＶOUTの関係を
示す特性図
11 電源端子 12 分圧抵抗 13 分圧抵抗 14 出力トランジスタ 17 検知トランジスタ a 中点
Claims (3)
- 【請求項１】 電源電圧が所定の電圧に達する間で自動
的にリセットを解除するリセット回路において、電源端
子に分圧抵抗を接続すると共に、その分圧抵抗の中点に
制御素子を接続し、その制御素子の制御電極と電源端子
間にしきい値以上の電圧が発生した時点での制御素子の
出力をリセット解除信号としたことを特徴とするリセッ
ト回路。 - 【請求項２】 請求項１記載の電源端子に、しきい値以
上の電圧が印加された時にＯＮする検知素子を接続し、
その検知素子の出力を分圧抵抗に接続したことを特徴と
するリセット回路。 - 【請求項３】 しきい値以上の電圧印加により導通する
検知トランジスタを電源端子に接続し、この電源端子と
検知トランジスタの出力間に分圧抵抗を接続すると共
に、この分圧抵抗の中点に出力トランジスタを接続し、
この出力トランジスタのベースと電源端子間にしきい値
以上の電圧が発生した時に、前記出力トランジスタから
リセット解除信号を出力させ、電源電圧が所定の電圧に
達する間に自動的に作動するリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26126392A JPH06112792A (ja) | 1992-09-30 | 1992-09-30 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26126392A JPH06112792A (ja) | 1992-09-30 | 1992-09-30 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112792A true JPH06112792A (ja) | 1994-04-22 |
Family
ID=17359398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26126392A Withdrawn JPH06112792A (ja) | 1992-09-30 | 1992-09-30 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016082501A (ja) * | 2014-10-21 | 2016-05-16 | 株式会社デンソー | パワーオンリセット回路 |
-
1992
- 1992-09-30 JP JP26126392A patent/JPH06112792A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016082501A (ja) * | 2014-10-21 | 2016-05-16 | 株式会社デンソー | パワーオンリセット回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |