JPH02178870A

JPH02178870A - バス・アービトレーション制御方式

Info

Publication number: JPH02178870A
Application number: JP33525188A
Authority: JP
Inventors: Yasuo Hirota; 廣田　泰生
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-12-29
Filing date: 1988-12-29
Publication date: 1990-07-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕バス上に複数のバス・マスタが存在するアービトレーシ
ョン回路のバス・アービトレーション制御方式に関し、バスアイドル時間を短くするとともに、マスタの優先順
位の決定をできるだけバスサイクルの終り近くで行わせ
ることにより、優先順位の高いマスタから動作させるこ
とができるようにすることを目自勺とし、複数のバス・マスタが接続されるシステムのアービトレ
ーション制御回路に、バス要求信号を入力する優先順位
設定手段と、該優先順位設定手段の出力を入力して許可
信号を出力するフリップフロップと、入力したビジィ信
号に時間遅れを与えてから前記フリップフロップのリセ
ット端子へ出力する遅延手段とを備え、バスサイクル終
了シーケンスに移行する機会を示すデータ応答信号を入
力して、その時点における最優先のマスタへ許可信号を
出力し、優先順位の高いマスタから動作させることにし
たものである。

（産業上の利用分野　）本発明は、バス上に複数のバス・マスタが存在するアー
ビトレーション回路のバス・アービトレーション制御方
式に関する。

（従来の技術　）従来のアービトレーション回路では、第５図に示すよう
に、バス１にｎ＋１個のバス・マスタ２、・・・、２と
、アービトレーション制御回路３と、記憶装置４と、入
出力装置５とからなり、各バス・マスタ２．・・・、２
はアービトレーション制御用の信号として、バス要求（
０〜ｎ）信号（以下ＢＲＯ〜ｎ信号と略す）およびビジ
ィ（ＢＵＳＹ）信号をアービトレーション制御回路３側
へ出力し、逆にアービトレーション制御回路３側から許
可（０〜ｎ）信号（以下ＢＧＯ〜ｎ信号と略す）を入力
し、また、データ処理用として、記憶装置４側あるいは
入出力装置５側へアドレス信号、コントロール信号等の
制御用信号Ｃを出力し、データＤを互いに入出力し、記
憶装置４側あるいは入出力装置５側からデータ応答信号
ＤＲを入力している。

アービトレーション制御回路３は、第６図に示すように
、各ＢＲＯ〜ｎ信号を入力するＢＲ入力信号線６とＢＧ
出力信号線７との間に優先順位設定回路８と２つのＦＦ
（ソリツブフロップ）９ａ、９ｂを、ＢＲ入力信号線６
側からＢＧ出力信号線７側へ順に直列に接続し、各ＦＦ
９ａ。

９ｂのＲ入力端にはＢＵＳＹ入力信号線１０を接続し、
ＦＦ９ａのＣＫ入力端にはセットアツプ保障手段１１の
出力側を接続し、ＦＦ９ｂのＣＫ入力端にはセットリン
グ保障手段１２の出力側を接続し、セットアツプ保障手
段１１の出力側をセットリング保障手段１２の入力端に
接続し、さらにセットアツプ保障手段１１の入力側には
ＢＲ入力信号線６の各々から信号を入力するＮＯＲ回路
１３と、ＮＯＲ回路１３の出力とＢＵＳＹ入力信号を入
力するＮＡＮＤ回路１４とを設けて、ＮＡＮＤ回路１４
の出力側をセットアツプ保障手段１１の入力端に接続し
て形成している。

優先順位設定回路８は、ＢＲ入力信号線６のうちＢＲＯ
信号入力信号線６ａをフリップフロップ９ａのＤ入力端
の−っに接続し、その他のＢＲＩ信号〜ＢＲｎ信号を伝
送するＢＲｉ　（ｉ＝１〜ｎ）信号入力信号線６ｂ、６
ｃ、ａｄ、　・・・は、フリップフロップ９ａのＤ入力
端に、出力側を接続するＮＡＮＤゲート１５ａ、１５ｂ
、１５ｃ。

・・・を介して接続している。このＮＡＮＤゲート１５
ａ、１５ｂ、１５ｃ、−−−は、例えば、ＮＡＮＤゲー
ト１５ａの入力端の一つにＢＲＩ信号入力信号線６ｂを
接続し、他の入力端にＮＯＴ回路１６ａを介したＢＲＯ
信号入力信号線６ａの分岐線を接続し、ＮＡＮＤゲート
１５ｂの入力端の一つにＢＲ２信号入力信号線６ｃを接
続し、他の入力端にはＮＯＴ回路１６ｂを介したＢＲＩ
信号入力信号線６ｂの分岐線と、ＮＯＴ回路１６ａの出
力側の分岐線をそれぞれ接続し、ＮＡＮＤゲート１５ｃ
の入力端の一つにＢＲ３信号入力信号線６ｄを接続し、
他の入力端にはＮＯＴ回路１６ｃを介したＢＲ２信号入
力信号線６Ｃの分岐線と、ＮＯＴ回路１６ａの出力側の
分岐線およびＮＯＴ回路１６ｂの出力側の分岐線をそれ
ぞれ接続し、・・・以後のすべてのＮＡＮＤゲート１５
ｘ（ｘ＝ｄ〜ｎ）に対して入力端の一つにはＢＲ（ｉ＋
１）信号入力信号線６ｙ（ｙ＝ｅ−ｏ）を接続し、その
他の入力端にはすべてのＮＯＴ回路１６ｘ（ｘ＝ａ〜ｎ
）の出力側の分岐線をそれぞれ接続している。

このアービトレーション回路は、バスの優先順位の決定
がＢＵＳＹ信号がＨ（ハイ）になった後か、またはＬ（
ロー）になった後に行われる。

ＢＵＳＹ信号がＨになった後にバスの優先順位が決定さ
れる場合は、第７図に示すように、バス・マスタ２（の
マスタ０）の動作が終了して次のバス・マスタ２（のマ
スタ１）の動作が開始されるまでのバスアイドル時間Ｔ
は、ＢＵＳＹ信号がＨになってからバス・マスタ２（の
マスタ１）への許可１信号（ＢＧＩ）が出されるまでの
優先順位決定時間ｔ１と、ＢＧＩが出されてからＢＵＳ
Ｙ信号がＬになりバス・マスタ２（のマスタ１）が動作
を開始するまでのマスタ切替時間ｔ２との和になる。

ＢＵＳＹ信号かＬになった後にバスの優先順位が決定さ
れる場合は、第８図に示すように、ＢＵＳＹ信号かＬに
なってからバス・マスタ２（のマスタｎ）への許可ｎ信
号（ＢＧｎ）が出されるまでの優先順位決定時間ｔ１が
ハス１の使用中になり、バスアイドル時間Ｔがバス・マ
スタ２（のマスタＯ）からバス・マスタ２（のマスタｎ
）へ切り変わるマスタの準備時間ｔ３たけになって、Ｂ
ＵＳＹ信号がＨになった後にバスの優先順位が決定され
る場合よりも、バスの使用効率が高くなる。

〔発明が解決しようとする課題　〕

上記従来のアービトレーション回路では、第７図に示す
ようなりＵＳＹ信号がＨになった後にバスの優先順位が
決定される場合は、バス・マスタ２の切替に、優先順位
決定時間とマスタ切替時間が加算された時間となって、
多くの時間が必要となり、動作効率が悪くなる。また、
第８図に示すようなりＵＳＹ信号がＬになった後にバス
の優先順位が決定される場合は、マスタの準備時間ｔ３
だけで、優先順位決定時間ｔ１に影響されなくなり、比
較的に動作効率が良くなるが、非同期データ転送におい
ては、記憶装置４のアクセスが比較的短時間に行われる
とはいえ、入出力装置５のアクセス時間は割合に長時間
を要し、従って例えば第３図のように、マスタＯが動作
中にマスタ１のバス要求（ＢＲＩ）信号を出しても、既
にマスタｎのバス要求（ＢＲｎ）信号が出されていた後
では、マスタ１のバス要求（ＢＲＩ）信号はマスタｎの
バス要求（ＢＲｎ）信号よりも優先順位が高いにもかか
わらず、保留となり、マスタｎの動作が終了するまで待
たなければならないために、動作速度の遅い装置の影響
を受けて動作効率を上げられない、という問題点があっ
た。

本発明は、上記問題点に鑑みて成されたものてあり、そ
の解決を目的として設定される技術的課題は、バスアイ
ドル時間を短くするとともに、マスタの優先順位の決定
をできるたけバスサイクルの終り近くで行わせることに
より、優先順位の高い装置から動作させることかできる
ようにした、バス・アービトレーション制御方式を提供
することにある。

〔課題を解決するための手段　〕

本発明は、上記課題を解決するための具体的な手段とし
て、バス・アービトレーション制御方式を構成するにあ
たり、第１図に示すように、複数のバス・マスタが接続
されるシステムのアービトレーション制御回路２０に、
バス要求信号を入力する優先順位設定手段２１と、該優
先順位設定手段２′１の出力を入力して許可信号を出力
するフリップフロップ２２と、入力したビジィ信号に時
間遅れを与えてから前記フリップフロップ２２のリセッ
ト端子へ出力する遅延手段２４とを備え、バスサイクル
終了シーケンスに移行する機会を示すデータ応答信号を
前記フリップフロップ２２に入力して、その時点におけ
る最優先のマスタへ許可信号を出力し、優先順位の高い
マスタから動作させることにしたものである。

〔作用〕

本発明は上記構成により、常に、優先順位の決定が、バ
スサイクルの終了直前に要求を出している装置の中で最
優先のマスタが選択されるため、バスアイドル時間が装
置の切替時間のみとなって短くなり、しかも、動作速度
が高く使用頻度の多い装置から動作させることができて
、動作効率を高めることがてきるようになる。

〔実施例　〕

以下、本発明の実施例として、アービトレーション制御
回路の遅延手段を遅延時間の設定に必要な個数のＮＯＴ
回路を直列に接続した回路構成にした場合について、図
示説明する。

第２図に示すように、アービトレーション制御回路３０
には、バス要求信号を入力する優先順位設定回路３１と
、この優先順位設定回路３１の出力を入力して許可信号
を出力するソリツブフロップ回路３２と、入力したデー
タ応答信号にセットアツプ保障あるいはセットリング保
障する時間遅れを与えてからフリップフロップ回路３２
のクロック端子へ出力する保障回路３３と、入力したビ
ジィ（ＢＵＳＹ）信号にバスサイクルに必要な時間遅れ
を与えてからソリツブフロップ回路３２のリセット端子
へ出力する遅延手段としてのパルス発生回路３４とを備
える。

優先順位設定回路３１は、ＢＲ入力信号線３５のうちＢ
ＲＯ信号入力信号線３５ａをソリツブフロップ回路３２
のＤ入力端の一つに接続し、その他のＢＲＩ信号〜Ｂ　
Ｒｎ信号を伝送するＢＲｉ（ｉ＝１〜ｎ）信号入力信号
線３５ｂ。

３５ｃ、３５ｄ、　・−は、ＮＡＮＤゲート３６ａ。

３６ｂ、３６ｃ、・・・の入力端の一つに接続させる。

ＮＡＮＤゲート３６ａ、３６ｂ、３６ｃ、　・・・は出
力側をソリツブフロップ回路３２のＤ入力端の一つにそ
れぞれ接続する。ＮＡＮＤゲート３６ａ、３６ｂ、３６
ｃ、・・・の他の入力端は、例えば、ＮＡＮＤゲート３
６ａでは、その入力端の一つにＢＲＩ信号入力信号線３
５ｂを接続するとともに、他の入力端にＮＯＴ回路３７
ａを介したＢＲＯ信号入力信号線３５ａの分岐線を接続
し、ＮＡＮＤゲート３６ｂでは、その入力端の一つにＢ
Ｒ２信号入力信号線３５ｃを接続するとともに、他の入
力端にはＮＯＴ回路３７ｂを介したＢＲＩ信号入力信号
線３５ｂの分岐線と、ＮＯＴ回路３７ａの出力側の分岐
線をそれぞれ接続し、ＮＡＮＤゲート３６ｃでは、その
入力端の一つにＢＲ３信号入力信号線３５ｄを接続する
とともに、他の入力端にはＮＯＴ回路３７ｃを介したＢ
Ｒ２信号入力信号線３５ｃの分岐線と、ＮＯＴ回路３７
ａの出力側の分岐線およびＮＯＴ回路３７ｂの出力側の
分岐線をそれぞれ接続し、・・・と、以後のすべてのＮ
ＡＮＤゲート３６ｘ　（ｘｄ〜ｎ）に対しても、その入
力端の一つにはＢＲ（ｉ＋１）信号入力信号線３５ｙ　
（ｙ＝ｅ〜０）を接続し、その他の入力端にはすべての
ＮＯＴ回路３７ｘ　（ｘ＝ａ〜ｎ）の出力側の分岐線を
それぞれ接続する。

フリップフロップ回路♀２は、２つのＦＦ（フリップフ
ロップ）３２ａ、３２ｂを設けて、ＦＦ３２ａの各Ｑ出
力端とＦＦ３２ｂのＤ入力端の対応する位置の入力端子
とをそれぞれ接続するとともに、ＦＦ３２ｂの各Ｑ出力
端には、ＦＦ３２ａの各り入力端の位置に対応させてＢ
Ｇ出力信号線３８の各ＢＧｉ　（ｉ＝ｏ〜ｎ）信号出力
信号線３８ａ、３８ｂ、３５ｃ、３５ｄ、・・・をそれ
ぞれ接続する。

保障回路３３は、保障に必要な遅延時間を与えるために
必要個数のＮ０７回路を直列に接続して形成した、セッ
トアツプ保障回路３３ａとセットリング保障回路３３ｂ
を設ける。セットアツプ保障回路３３ａは、その入力端
にデータ応答信号線３９を接続するとともに、出力側を
ＦＦ３２ａのクロック（ＣＫ）入力端に接続する。セッ
トリング保障回路３３ｂは、その入力端にセットアツプ
保障回路３３ａの出力側を接続するとともに、出力側を
ＦＦ３２ｂのクロック（ＣＫ）入力端に接続する。

パルス発生回路３４は、ＢＵＳＹ信号を入力するＮＯＴ
回路３４ａと、このＮＯＴ回路３４ａの出力を直接に入
力するとともに、遅延回路３４ｂを介して入力するＮＡ
ＮＤ回路３４ｃと、必要な遅延時間を与えるために必要
個数のＮ０７回路を直列に接続して形成した遅延回路３
４ｂと、遅延回路３４ｂの出力を反転させて、ビジィ信
号の立下り時にクリアパルス作成するＮＯＴ回路３４ｄ
を設ける。ＮＯＴ回路３４ａは、その入力端にＢＵＳＹ
信号線４０を接続し、出力側をＮＡＮＤ回路３４ｃの一
つの入力端へ直接に接続するとともに、分岐して遅延回
路３４ｂの入力端に接続する。遅延回路３４ｂの出力側
はＮＡＮＤ回路３４ｃの他の入力端へ接続する。ＮＡＮ
Ｄ回路３４ｃの出力側はＦＦ３２ａのリセット（Ｒ）入
力端とＦＦ３２ｂのリセット（Ｒ）入力端にそれぞれ接
続する。

このようなアービトレーション制御回路３０を用いたア
ービトレーション回路４１では、第３図に示すように、
バス４２にｎ＋１個のバス・マスタ２．・・・、２と、
アービトレーション制御回路３０と、記憶装置４と、入
出力装置５とからなる。各バス・マスタ２．・・・、２
はアービトレーション制御用の信号として、バス要求（
ＢＲＯ〜ＢＲｎ）信号およびＢＵＳＹ信号をアービトレ
ーション制御回路３０側へ出力し、逆にアービトレーシ
ョン制御回路３０側から許可（ＢＧＯ〜ＢＧｎ）信号を
入力する。また、各バス・マスタ２、・・・、２はデー
タ処理用として、記憶装置４側あるいは入出力装置５側
ヘアドレス信号、コントロール信号等の制御用信号Ｃを
出力し、データＤを互いに入出力し、記憶装置４側ある
いは入出力装置５側からデータ応答信号ＤＲを入力する
。さらに、アービトレーション制御回路３０は、記憶装
置４側あるいは入出力装置５側から出力されるデータ応
答信号ＤＲを入力する。

このように構成した実施例では、第４図に示すように、
バス・マスタ（マスタＯ）２がアドレス信号、コントロ
ール信号、またはデータを入出力している時に、記憶装
置４側あるいは入出力装置５側からデータ応答信号ＤＲ
が出力されると、アービトレーション制御回路３０では
、このデータ応答信号ＤＲを入力した時点においてバス
要求ＢＲ（１〜ｎ）信号を出しているバス・マスタ（マ
スタ１〜ｎ）２の中から、最優先のバス・マスタ２（図
中ではマスタ１）を選択し許可信号を出力する。ＢＵＳ
Ｙ信号がオフになってからマスタ切替（マスタの準備）
を行い、切替終了後に選択されたバス・マスタ２（図中
ではマスタ１）を動作させる。

これにより実施例では、バスサイクルの終了間際に優先
順位の決定が行われ、しかも優先順位決定時間とバス・
マスタの切替に必要な準備時間とが重なることなく経過
して、バスアイドル時間をマスタ切替時間だけにするこ
とができ、短時間に抑えることができるとともに、優先
順位の決定がバスサイクルの終了時に行われて、バス終
了時の最も優先順位の高いバス・マスタ２が次のバスサ
イクルを使用することができて、動作効率を向上させる
ことができる。

（発明の効果　）以上のように本発明では、データ応答信号と遅延手段２
４により出力されたビジィ信号とを入力したフリップフ
ロップ２２からの出力により、ビジィ信号とデータ応答
信号とのタイミングを調整させたバス・マスタの準備を
させることができ、バスアイドル時間をマスタ切替時間
だけにして短時間に抑えることができるとともに、優先
順位の決定をバスサイクルの終了時に行わせて、バス終
了時の最も優先順位の高いバス・マスタに、次のバスサ
イクルを使用させることができ、動作効率を向上させる
ことができる。

【図面の簡単な説明】

第１図は、本発明によるアービトレーション制御回路を
示す構成図、第２図は、実施例のアービトレーション制御回路を示す
構成図、第３図は、本発明によるアービトレーション回路を示す
構成図、第４図は、本発明によるアービトレーション回路図にお
けるタイムチャート、第５図は、従来のアービトレーション回路を示す構成図
、第６図は、従来のアービトレーション制御回路を示す構
成図、第７図は、従来のアービトレーション回路における１３
ＵｓＹ信号がＨの後にバス優先順位を決める場合のタイ
ムチャート、第８図は、従来のアービトレーション回路におけるＢＵ
ＳＹ信号がＬの後にバス優先順位を決める場合のタイム
チャート。２０・・・アービトレーション制御回路２１・・・優先
順位設定手段２２・・・フリップフロップ（ＦＦ）２３・・・保障手段２４・・・遅延手段ＢＲＯ，ＢＲＩ〜ＢＲｎ・・・バス要求信号ＢＧＯ９Ｂ
Ｇ１〜ＢＧｎ・・・許可信号ＢＵＳＹ・・・ビジィ信号ＤＲ・・・データ応答信号２特許出願人　富士通株式会社

Claims

【特許請求の範囲】複数のバス・マスタが接続されるシステムのアービトレ
ーション制御回路（２０）に、バス要求信号を入力する優先順位設定手段（２１）と、該優先順位設定手段（２１）の出力を入力して許可信号
を出力するフリップフロップ（２２）と、入力したビジィ信号に時間遅れを与えてから前記フリッ
プフロップ（２２）のリセット端子へ出力する遅延手段
（２４）とを備え、バスサイクル終了シーケンスに移行する機会を示すデー
タ応答信号を前記フリップフロップ（２２）に入力して
、その時点における最優先のマスタへ許可信号を出力し
、優先順位の高いマスタから動作させることにしたこと
を特徴とするバス・アービトレーション制御方式。