JPH02178975A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH02178975A JPH02178975A JP33282588A JP33282588A JPH02178975A JP H02178975 A JPH02178975 A JP H02178975A JP 33282588 A JP33282588 A JP 33282588A JP 33282588 A JP33282588 A JP 33282588A JP H02178975 A JPH02178975 A JP H02178975A
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- JP
- Japan
- Prior art keywords
- layer
- channel
- gate
- semiconductor device
- main electrodes
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば電力用たて型ＭＯＳＦＥＴあるいは絶
縁ゲート型バイポーラトランジスタのように半導体基板
の一面上に一直線上に位置する複数の主電極からなる列
が複数列設けられ、各主電極の接触する層の外側にチャ
ネルを形成するゲート膜が半導体基板上において絶縁膜
をはさんで主電極を取囲むＭＯＳ型半導体装置に関する
。
縁ゲート型バイポーラトランジスタのように半導体基板
の一面上に一直線上に位置する複数の主電極からなる列
が複数列設けられ、各主電極の接触する層の外側にチャ
ネルを形成するゲート膜が半導体基板上において絶縁膜
をはさんで主電極を取囲むＭＯＳ型半導体装置に関する
。
第２図は（ａ）、 （ｂ）、 （Ｃ１電力用たて型ＭＯ
ＳＦＥＴあるいは絶縁ゲート型バイポーラトランジスタ
のＭＯＳ構造部の四つのセルを示し、平面図ｆ８＋のＣ
Ｃ線断面図のｆｂ）に示すように、Ｎ−層１の表面部に
設けられる一つのセルは、Ｐ−チャネル層２とＰ゛低抵
抗層３からなるＰ層と、その表面部に設りられるＮ゛ソ
ース層４、Ｎ゛ソース層４Ｎ−層１の間にはさまれたチ
ャネル層２のヒにゲート酸化膜５を介して設けられる多
結晶シリコンゲート膜６と、多結晶シリコンゲート膜６
を覆うＰＳＧ絶縁膜７とからなる。ＰＳＧ膜７に明けら
れたコンタクトボール８でソース電極が９１層３および
ソース層４に接触している。この構造では図（ａ）のＤ
−Ｄ線断面図である図（Ｃ）に示すにようにＭＯＳセル
のない部分では酸化膜５の上を多結晶シリコン膜６とＰ
ＳＧ膜７が一面に覆っており、従ってこれらの膜が各セ
ルを取囲んでいる、〔発明が解決しようとする課題〕 上記のようなＭＯＳ構造をもつ半導体装置のゲ−トとソ
ース電極間に電圧を印加すると、ソース層４とＮ−層１
の間にはさまれたチャネル層２にＮチャネルが形成され
る。この場合、チャネル電流は、四角形のゲート内縁の
角部の背後に荷なっている広い幅のゲート電極の電界の
影響でチャネルの角から多量に流れこみやすく、その個
所で寄生トランジスタがオンし、破壊が起きやずいとい
う問題があった。
ＳＦＥＴあるいは絶縁ゲート型バイポーラトランジスタ
のＭＯＳ構造部の四つのセルを示し、平面図ｆ８＋のＣ
Ｃ線断面図のｆｂ）に示すように、Ｎ−層１の表面部に
設けられる一つのセルは、Ｐ−チャネル層２とＰ゛低抵
抗層３からなるＰ層と、その表面部に設りられるＮ゛ソ
ース層４、Ｎ゛ソース層４Ｎ−層１の間にはさまれたチ
ャネル層２のヒにゲート酸化膜５を介して設けられる多
結晶シリコンゲート膜６と、多結晶シリコンゲート膜６
を覆うＰＳＧ絶縁膜７とからなる。ＰＳＧ膜７に明けら
れたコンタクトボール８でソース電極が９１層３および
ソース層４に接触している。この構造では図（ａ）のＤ
−Ｄ線断面図である図（Ｃ）に示すにようにＭＯＳセル
のない部分では酸化膜５の上を多結晶シリコン膜６とＰ
ＳＧ膜７が一面に覆っており、従ってこれらの膜が各セ
ルを取囲んでいる、〔発明が解決しようとする課題〕 上記のようなＭＯＳ構造をもつ半導体装置のゲ−トとソ
ース電極間に電圧を印加すると、ソース層４とＮ−層１
の間にはさまれたチャネル層２にＮチャネルが形成され
る。この場合、チャネル電流は、四角形のゲート内縁の
角部の背後に荷なっている広い幅のゲート電極の電界の
影響でチャネルの角から多量に流れこみやすく、その個
所で寄生トランジスタがオンし、破壊が起きやずいとい
う問題があった。
本発明の課題は、ゲート内縁の角部にチャネル電流が多
量に流れ込むことによって破壊の起きることのないＭＯ
Ｓ型半導体装置を提供することにある。
量に流れ込むことによって破壊の起きることのないＭＯ
Ｓ型半導体装置を提供することにある。
上記の課題の解決のために本発明は、半導体基板上の一
面上に一直線上に位置する複数の主電極からなる列が複
数列設けられ、各主電極の接触する層の外側にチャネル
を形成するためのゲート膜が半導体基板上において絶縁
膜をはさんで主電極を取囲むＭＯＳ型半導体装置におい
て、ゲート膜の内周縁の輪郭が五角形以上の正多角形で
あり、隣接列間の主電極の位置をずらずことにより主電
極が千鳥配置とされたものとする。
面上に一直線上に位置する複数の主電極からなる列が複
数列設けられ、各主電極の接触する層の外側にチャネル
を形成するためのゲート膜が半導体基板上において絶縁
膜をはさんで主電極を取囲むＭＯＳ型半導体装置におい
て、ゲート膜の内周縁の輪郭が五角形以上の正多角形で
あり、隣接列間の主電極の位置をずらずことにより主電
極が千鳥配置とされたものとする。
デーｌ−電極内縁の輪郭を５角形以上の多角形とするこ
とにより、内縁の角が鈍角になり、また千鳥配置とされ
た各主電極間のゲート電極の幅が均一に近くなることに
より、チャネルに流れ込む電流の集中する個所がなくな
るので、寄生トランジスタがオンし、破壊しやすい所が
なくなり、耐量が向上する。
とにより、内縁の角が鈍角になり、また千鳥配置とされ
た各主電極間のゲート電極の幅が均一に近くなることに
より、チャネルに流れ込む電流の集中する個所がなくな
るので、寄生トランジスタがオンし、破壊しやすい所が
なくなり、耐量が向上する。
第１図（ａｌ、 （ｂｌ、 ＋ｃ＋は本発明の一実施例
を示し、図（ａｌは平面図、図（ｂｌは（＋１１のＡ−
Ａ線断面図１図（Ｃ）はｔａ＋の１３−Ｂ線断面図であ
り、第２図と共通の部分には同一の符号が付されている
。この場合は、Ｎ−層１の表面部に設けられるセルのＰ
−チャネル層２とＰ１低抵抗層３からなるＰ層の表面部
のＮ゛ソース層外側の輪郭、その上に重なる多結晶シリ
コンゲート膜６の内側の輪郭およびその上に覆うＰＳＧ
膜の内側の輪郭は正八角形である。
を示し、図（ａｌは平面図、図（ｂｌは（＋１１のＡ−
Ａ線断面図１図（Ｃ）はｔａ＋の１３−Ｂ線断面図であ
り、第２図と共通の部分には同一の符号が付されている
。この場合は、Ｎ−層１の表面部に設けられるセルのＰ
−チャネル層２とＰ１低抵抗層３からなるＰ層の表面部
のＮ゛ソース層外側の輪郭、その上に重なる多結晶シリ
コンゲート膜６の内側の輪郭およびその上に覆うＰＳＧ
膜の内側の輪郭は正八角形である。
そしてＰ−チャネル層２、Ｐ′″低抵抗層３、ソース層
４およびソース電極の接触するコンタクトホール８の配
置は、各列での位置をずらすことにより千鳥配置となっ
ている。千鳥配置にしなくて縦横配置にしただけでも、
ゲート内縁の輪郭を四角形から六角形にしただけでチャ
ネルの角が担っている背後のゲート面積は１３％減少し
、さらにセルを千鳥配置とすることにより６０％負担面
積が減少する６その結果チャネルの角からの電流の流れ
込みが均一に近くなり、耐量が向上する。
４およびソース電極の接触するコンタクトホール８の配
置は、各列での位置をずらすことにより千鳥配置となっ
ている。千鳥配置にしなくて縦横配置にしただけでも、
ゲート内縁の輪郭を四角形から六角形にしただけでチャ
ネルの角が担っている背後のゲート面積は１３％減少し
、さらにセルを千鳥配置とすることにより６０％負担面
積が減少する６その結果チャネルの角からの電流の流れ
込みが均一に近くなり、耐量が向上する。
上の実施例ではセルの形状を正八角形にしたが、チャネ
ルの角の負担面積は角数が多くなり、角の角度が鈍角に
なるにつれて小さくなる。従って正五角形でも四角形よ
りは有効であり、円形が最も有効となる。
ルの角の負担面積は角数が多くなり、角の角度が鈍角に
なるにつれて小さくなる。従って正五角形でも四角形よ
りは有効であり、円形が最も有効となる。
本発明によれば、半導体基板の一面に複数列に配置され
る多数のＭＯＳ構造のセル含存するＭＯＳ型半導体装置
の各セルのゲート内縁の輪郭、換言すればチャネル外周
の輪郭を四角形より角数の多い正五角形以上とし、かつ
千鳥配置とすることにより、チャネルの外周の角の負担
するゲート面積が均一化し、冬用から流れ込む電流も均
一に近くなるため、チャネル電流集中による破壊が起こ
りにく（なり、耐量が向上する。
る多数のＭＯＳ構造のセル含存するＭＯＳ型半導体装置
の各セルのゲート内縁の輪郭、換言すればチャネル外周
の輪郭を四角形より角数の多い正五角形以上とし、かつ
千鳥配置とすることにより、チャネルの外周の角の負担
するゲート面積が均一化し、冬用から流れ込む電流も均
一に近くなるため、チャネル電流集中による破壊が起こ
りにく（なり、耐量が向上する。
第１図は本発明の一実施例を示し、（ａｌは平面図（ｂ
）は（ａｌのＡ−Ａ線に沿っての断面図、（Ｃ）は（ａ
ｌのＢＢ線に沿っての断面図、第２図は従来のＭＯＳ型
半導体装置を示し、（ａ）は平面図、（ｂ）は（ａ）の
ＣＣ線に沿っての断面図、（Ｃ）は（ａ）のＤ−Ｄ線に
沿っての断面図である。 １：Ｎ−層、２：Ｐ−チャンネル層、４：Ｎ１ソース層
、５：ゲート酸化膜、６：ゲート膜、７：ＰＳＧ膜、８
：コンタクトホール。
）は（ａｌのＡ−Ａ線に沿っての断面図、（Ｃ）は（ａ
ｌのＢＢ線に沿っての断面図、第２図は従来のＭＯＳ型
半導体装置を示し、（ａ）は平面図、（ｂ）は（ａ）の
ＣＣ線に沿っての断面図、（Ｃ）は（ａ）のＤ−Ｄ線に
沿っての断面図である。 １：Ｎ−層、２：Ｐ−チャンネル層、４：Ｎ１ソース層
、５：ゲート酸化膜、６：ゲート膜、７：ＰＳＧ膜、８
：コンタクトホール。
Claims (1)
- （１）半導体基板の一面に一直線上に位置する複数の主
電極からなる列が設けられ、各主電極の接触する層の外
側にチャネルを形成するためのゲート膜が半導体基板上
において絶縁膜をはさんで主電極を取囲むものにおいて
、ゲート膜の内周縁の輪郭が五角形以上の正多角形であ
り、隣接列間の主電極の位置をずらすことにより、主電
極が千鳥配置とされたことを特徴とするＭＯＳ型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33282588A JPH02178975A (ja) | 1988-12-29 | 1988-12-29 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33282588A JPH02178975A (ja) | 1988-12-29 | 1988-12-29 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02178975A true JPH02178975A (ja) | 1990-07-11 |
Family
ID=18259223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33282588A Pending JPH02178975A (ja) | 1988-12-29 | 1988-12-29 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02178975A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03128935U (ja) * | 1990-04-05 | 1991-12-25 | ||
| US5208658A (en) * | 1990-12-07 | 1993-05-04 | Kawasaki Steel Corporation | Semiconductor integrated circuit provided with contact for inter-layer connection and method of inter-layer connection therefor |
| JPH05145027A (ja) * | 1990-12-21 | 1993-06-11 | Siliconix Inc | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
| WO1997018587A1 (en) * | 1995-11-13 | 1997-05-22 | Micron Technology, Inc. | Semiconductor interlayer staggered contact structure |
| US7310810B1 (en) | 1999-05-19 | 2007-12-18 | Sony Corporation | Broadcasting apparatus and method, receiving apparatus and method, and medium |
| JP2010238993A (ja) * | 2009-03-31 | 2010-10-21 | Toyota Motor Corp | 半導体装置 |
| JP2011040675A (ja) * | 2009-08-18 | 2011-02-24 | Sumitomo Electric Ind Ltd | 半導体装置 |
-
1988
- 1988-12-29 JP JP33282588A patent/JPH02178975A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03128935U (ja) * | 1990-04-05 | 1991-12-25 | ||
| US5208658A (en) * | 1990-12-07 | 1993-05-04 | Kawasaki Steel Corporation | Semiconductor integrated circuit provided with contact for inter-layer connection and method of inter-layer connection therefor |
| JPH05145027A (ja) * | 1990-12-21 | 1993-06-11 | Siliconix Inc | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
| WO1997018587A1 (en) * | 1995-11-13 | 1997-05-22 | Micron Technology, Inc. | Semiconductor interlayer staggered contact structure |
| US5801421A (en) * | 1995-11-13 | 1998-09-01 | Micron Technology, Inc. | Staggered contact placement on CMOS chip |
| US7310810B1 (en) | 1999-05-19 | 2007-12-18 | Sony Corporation | Broadcasting apparatus and method, receiving apparatus and method, and medium |
| JP2010238993A (ja) * | 2009-03-31 | 2010-10-21 | Toyota Motor Corp | 半導体装置 |
| JP2011040675A (ja) * | 2009-08-18 | 2011-02-24 | Sumitomo Electric Ind Ltd | 半導体装置 |
| WO2011021413A1 (ja) * | 2009-08-18 | 2011-02-24 | 住友電気工業株式会社 | 半導体装置 |
| CN102165595A (zh) * | 2009-08-18 | 2011-08-24 | 住友电气工业株式会社 | 半导体器件 |
| US8648349B2 (en) | 2009-08-18 | 2014-02-11 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
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