JPH02179032A

JPH02179032A - 信号変換回路

Info

Publication number: JPH02179032A
Application number: JP63333611A
Authority: JP
Inventors: Shoichi Takahashi; 高橋　彰一; Toyohiko Ichiki; 市来　歳世彦; Masatoshi Yorozu; 萬　政俊; Seiji Kunishige; 國重　静司; Taro Shibagaki; 太郎柴垣; Fumihiko Shimizu; 志水　文彦; Fumio Fujioka; 藤岡　文夫; Toshinori Kondo; 近藤　利徳
Original assignee: Toshiba Corp; Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Toshiba Corp; Japan Broadcasting Corp
Priority date: 1988-12-28
Filing date: 1988-12-28
Publication date: 1990-07-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、例えば映像信号伝送装置において、パラレル
信号を同符号連続抑圧されたシリアル信号に変換するた
めに使用される信号変換回路に関する。

（従来の技術）伝送符号として多く用いられるＮＲＺ符号やＡＭＩ符号
は、ともに場合により長期にわたって“０′または“１
″が連続する恐れがあり、タイミング抽出上で問題を生
じることがある。そこで、従来より“０”または１“の
連続を防止するために種々の手段が考えられており、例
えばベースバンド伝送では同符号連続抑圧符号が用いら
れている。この同符号連続抑圧符号を用いる方式にはＮ
ＲＺデータをＣＭＩ符号に変換する方式等積々の方式が
あるが、その中にｎビットのパラレルデータをｎ＋１ビ
ットのシリアルデータに変換し、余った１ビツトに上記
ｎビット中の特定のビットの補符号を挿入して伝送する
ものがある。

第３図はこの方式を適用した信号変換回路の構成を示す
もので、パラレルデータのビット数（この例では５ビツ
ト）と同数の入力端子Ｐ。−Ｐ４を有するパラレル入力
シリアル出力形のシフトレジスタ〕と、タイミング発生
回路２と、補符号挿入回路３とから構成される。同図に
おいて、パラレルデータＤｏ−Ｄ４が到来すると、タイ
ミング発生回路２からは第５図に示す如くパラレルデー
タロード用のロード信号ＬＯＡＤおよびシリアル出力用
のシフトクロックＣＬＫＳがそれぞれ発生される。この
ため、上記パラレルデータＤ。〜Ｄ４はロード信号ＬＯ
ＡＤに同期して上記シフトレジスタ１にロードされ、し
かるのち上記シフトクロックＣＬＫＳに同期してシリア
ルデータＳＤＩとして順次読み出される。このとき上記
シフトクロックＣＬＫＳは、第５図に示す如く速度がパ
ラレルデータＤ、％Ｄ４の速度の６倍に設定されたクロ
ックＣＬＫＩから５ビツトおきに１ビツトを削除したも
のとなっている。したがって、シフトレジスタ１から読
み出される上記シリアルデータＳＤＩは、第５図に示す
ようにパラレルデータＤ。−Ｄ４をシリアルデータに変
換したものに余りビットを１ビツト付加したものとなる
。

そうしてシフトレジスタ１から余りビットを含むシリア
ルデータＳＤＩが出力されると、このブタＳＤＩは補符
号挿入回路３に入力される。この補符号挿入回路は、例
えば第４図に示す如くブタ反転用のフリップフロップ３
１と、補符号挿入用の論理回路３２と、出力用のフリッ
プフロップ３３とから構成される。このため、−に−、
化シフトレジスタ１から余りビットを含むシリアルデー
タＳＤ１が供給されると、このデータＳＤ１は第６図に
示す如く先ずフリップフロップ３１で符号が反転された
のち、論理回路３２でタイミング発生回路２から発生さ
れる挿入タイミング信号ＣＬＯＡＤに同期して論理処理
が行なわれ、これにより余りビットに補符号Ｄ４が挿入
される。そして、この補符号Ｄ４が挿入されたシリアル
データＳＤ’　は、クロックＣＬＫＩに同期してフリッ
プフロップ３３でタイミングが取直されたのち出力され
る。

かくして、５ビツトのパラレルデータＤ。〜Ｄ４を補符
号を含む６ビツトに変換したシリアルデータＳＤが得ら
れる。このようなデータＳＤを伝送すれば、パラレルデ
ータにおいて例えば“０”が連続した場合でもこの“０
“連続は最長５ビツトに押えることができ、これにより
中継側または受信側でタイミング再生を確実に行なうこ
とが可能となる。

（発明が解決しようとする課題）ところが、先に述べた従来の信号変換回路は、パラレル
データを余りビットを含むシリアルデータに変換したの
ち上記余りビットに補符号を挿入するように構成されて
いる。このため、パラレル／シリアル変換のためのシフ
トレジスタ１と、補符号挿入回路３とがそれぞれ必要と
なり、しかもタイミング発生回路２においてもロード信
号ＬＯＡＤはもとより挿入タイミング信号ＣＬＯＡＤや
歯抜けを生じさせた特殊なシフトクロックＣＬＫＳをそ
れぞれ作成しなければならない。このため、回路構成が
複雑で犬山りになるという問題点があった。

そこで本発明は上記事情に着目し、構成が簡単で回路規
模の小さい信号変換回路を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明は、ｎ　（ｎ−１，２，・・・）ビットのパラレ
ル信号をｎ＋ｋ　（ｋ−１，２，・・・）ビットのシリ
アル信号に変換して出力する信号変換回路において、少
なくともｎ＋ｋビット分の入力端子を有するパラレル入
力シリアル出力形のシフトレジスタと、反転回路と、タ
イミング回路とを設け、上記シフトレジスタの各入力端
子のうち連続するｎ個の入力端子に上記ｎビットのパラ
レル信号を入力するとともに、上記ｎビットのパラレル
信号のうちのにビットを上記反転回路により反転して上
記シフトレジスタの残りのに個の入力端子に入力し、こ
のシフトレジスタに入力されたｎ＋ｋビットのパラレル
信号を上記タイミング回路により所定の速度でシリアル
出力させることにより、信号変換したｎ＋ｋビットのシ
リアル信号を得るようにしたものである。

（作用）この結果本発明によれば、シフトレジスタにおいてパラ
レル信号からシリアル信号への変換と補符号の挿入とが
同時に行なわれることになり、これにより補符号挿入回
路を不要にすることができる。またタイミング回路にお
いても、パラレル信号をシフトレジスタにロードするた
めの信号のみを作成すればよいことになり、この結果上
記補符号挿入回路を不要にできることと相まって回路構
成を簡単かつ小形化することができる。

（実施例）第１図は本発明の一実施例における信号変換回路の構成
を示すものである。尚、本実施例においても前記第３図
の場合と同様に５ビツトのパラレルデータＤ。−Ｄ４を
６ビツトのシリアルデータに変換する場合を例にとって
説明する。

本実施例の信号変換回路は、パラレルデータＤｏ−Ｄ４
のビット数よりも１ビット多い６ビツト分の入力端子ｐ
ｏ−ｐ、を有するパラレル入力シリアル出力形のシフト
レジスタ１０と、タイミング回路２０と、インバータ３
０とから構成される。タイミング回路２０は、Ｄフリッ
プフロップ２１とノアゲート２２とから構成される。そ
して、パラレルデータＤ。−Ｄ４の周期に対応するクロ
ックＣＬＫＯを、シリアルデータＳＤの速度（パラレル
データＤｏ〜Ｄ４の６倍）に対応するクロックＣＬＫＩ
に同期して上記Ｄフリップフロップ２１でラッチし、こ
のＤフリップフロップ２１のＱ出力と上記クロックＣＬ
ＫＯとをオアゲート２２で論理処理することによりロー
ド信号ＬＯＡＤを得、このロード信号ＬＯＡＤを上記シ
フトレジスタ１０のロード端子ＬＤに供給している。一
方上記インバータ３０は、パラレルデータＤｏ−Ｄ４の
り。を論理反転するもので、この論理反転後のビットＤ
ｏをシフトレジスタ１ｏの入力端子Ｐｏに供給している
。また、上記シフトレジスタ１０のシフトクロック入力
端子ＣＫには上記クロックＣＬＫＩがそのまま供給され
ている。

このような構成であるから、パラレルデータＤｏ−Ｄ４
が到来すると、このパラレルデータＤｏ−Ｄ４はシフト
レジスタ１ｏの入力端子Ｐ。

〜Ｐ５にそのまま導入され、また上記パラレルデータＤ
。−Ｄ４のうちの１ビツトＤｏがインバータ３０で論理
反転されたのち補符号四としてシフトレジスタ１０の入
力端子Ｐ。に導入される。

この状態で、タイミング回路２ｏがら上記パラレルデー
タＤｏ−Ｄ４の到来タイミングに同期して例えば第２図
に示す如くロード信号ＬＯＡＤが発生されると、このロ
ード信号ＬＯＡＤに同期して上記パラレルデータＤｏ−
Ｄ４および補符号四はシフトレジスタ１０にそれぞれロ
ードされる。

そして、これらのパラレルデータＤ。〜Ｄ４および補符
号Ｄｏは、クロックＣＬＫＩに同期して第２図に示すよ
うに補符号５を先頭にパラレルデータのり。＋　　Ｄｌ
　＋　　Ｄ２　＋　Ｄ３　＋　Ｄ４の順にシリアルに読
み出され、シリアルデータＳＤとして出力される。すな
わち、シフトレジスタ１０からは、パラレル／シリアル
変換がなされ同時に補符号が挿入されたデータＳＤが出
力されることになる。

したがって本実施例であれば、補符号挿入回路を不要に
することができ、これにより回路構成を簡単小形化する
ことができる。またタイミング回路２０については、ロ
ード信号ＬＯＡＤを発生するだけでよいので、ロード信
号の他に挿入タイミング信号や歯抜けを生じさせた特殊
なシフトクロック等を発生させる必要があった従来の回
路に比べて、回路構成を大幅に簡単化することができ、
これによっても全体の回路構成の簡単小形化を図ること
ができる。さらに本実施例であれば、例えば４ビツトの
パラレルデータＤ。−Ｄ３を変換する場合でも、クロッ
クＣＬＫＯとクロックＣＬＫＩとの比を変更するだけで
、シフトレジスタ１０の入力端子Ｐ。−Ｐ４を使用する
ことにより回路変更を行なわずにそのまま実施できる利
点がある。

尚、本発明は上記実施例に限定されるものではない。例
えば、上記実施例ではパラレルデータが５ビツトの場合
について説明したが、３ビツトや４ビツト、または６ビ
ツト以上であってもこれらのビット数＋１ビツトの入力
端子を有するシフトレジスタを使用することにより同様
に実施できる。

また、前記実施例ではパラレルデータＤｏ−Ｄ４のビッ
ト数＋１ビツトの入力端子数を有するシフトレジスタを
用いる場合について説明したが、パラレルデータの最大
ビット数＋１ビツトの入力端子数を有するシフトレジス
タを予め設けておき、このシフトレジスタで−１−記最
大ビット数未満のパラレルデータを変換するようにして
もよい。例えば映像信号をディジタル信号に変換して伝
送する場合、パラレルデータのビット数としては１０ビ
ツトあれば十分なので、この場合には１０＋１ビツト分
の入力端ｒ−を有するシフトレジスタを予め設けておき
、このシフトレジスタを用いて他の場合（例えば８ビツ
トの場合）のパラレルデータを変換するようにしてもよ
い。このようにすれば、変換回路の構成を変更すること
なくそのまま使用することかでき、適用範囲が広く汎用
性に富んだ回路を提供することができる。また、集積回
路化も容易になるので回路規模をさらに小形化すること
ができる。その他、補符号のビット数や補符号の挿入位
置、シフトレジスタへのパラレルデータＤｏ〜Ｄ４のロ
ードタイミング等についても、本発明の要旨を逸脱しな
い範囲で種々変形して実施できる。

［発明の効果］以上詳述したように本発明によれば、少なくともｎ＋ｋ
ビット分の入力端子を有するパラレル人力シリアル出力
形のシフトレジスタと、反転回路と、タイミング回路と
を設け、上記シフトレジスタの各入力端子のうち連続す
るｎ個の入力端子に」二記ｎビットのパラレル信号を入
力するとともに、上記ｎビットのパラレル信号のうちの
にビットを上記反転回路により反転して上記シフトレジ
スタの残りのに個の入力端子に入力し、このシフトレジ
スタに入力されたｎ＋ｋビットのパラレル信号を上記タ
イミング回路により所定の速度でシリアル出力させるこ
とにより、信号変換したｎ＋ｋビットのシリアル信号を
得るようにしたことによって、構成が簡単で回路規模の
小さい信号変換回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における信号変換回路の回路
構成図、第２図は同回路の動作説明に使用するタイミン
グ図、第３図は従来の信号変換回路の回路構成図、第４
図は同回路の補符号挿入回路の一例を示す回路図、第５
図および第６図は第３図および第４図の回路の動作説明
に使用するタイミング図である。１０・・・シフトレジスタ、２０・・・タイミング回路
、２１・・・Ｄフリップフロップ、２２・・・ノアゲー
ト、３０・・・インバータ、Ｄ　Ｏ−Ｄ　４・・・パラ
レルデータ、Ｄｏ・・・補符号、ＣＬＫＯ・・・パラレ
ルデータの周期に応じたクロック、ＣＬＫＩ・・・シリ
アルブタの速度に応じたクロック、Ｌ　ＯＡ、　Ｄ・・
・ロード信号、ＳＤ・・・シリアルデータ。出願人代理人　弁理士　鈴江武彦第１図１゜つ３゜４゜

Claims

【特許請求の範囲】

ｎ（ｎ＝１、２、・・・）ビットのパラレル信号をｎ＋
ｋ（ｋ＝１、２、・・・）ビットのシリアル信号に変換
して出力する信号変換回路において、少なくともｎ＋ｋ
ビット分の入力端子を有しこのうちの連続するｎ個の入
力端子に前記ｎビットのパラレル信号が入力されるパラ
レル入力シリアル出力形のシフトレジスタと、前記ｎビ
ットのパラレル信号のうちのｋビットを反転して前記シ
フトレジスタの残りのｋ個の入力端子に入力する反転回
路と、前記シフトレジスタに入力されたｎ＋ｋビットの
パラレル信号を所定の速度でシリアル出力させるタイミ
ング回路とを具備したことを特徴とする信号変換回路。