JPS6313607B2

JPS6313607B2 -

Info

Publication number: JPS6313607B2
Application number: JP56055532A
Authority: JP
Inventors: Shuzo Tsukane
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-04-15
Filing date: 1981-04-15
Publication date: 1988-03-26
Also published as: US4482886A; JPS57170646A; CA1217563A

Description

【発明の詳細な説明】

〔産業上の利用分野〕本発明は、固定長符号を可変長符号に変換し、
該変換された可変長符号列を一定数Ｋビツトごと
に出力する符号変換回路に関する。〔従来の技術〕画像信号のように信号帯域幅の広い信号を
PCM伝送する場合等に、固定長符号を可変長符
号に変換して伝送ビツトレートを下げることが考
えられている。〔発明が解決しようとする問題点〕しかし、実際にハードウエアを実現するには複
雑かつ大規模な回路を必要とし、簡単な変換回路
は未だ得られていない。可変長符号変換が簡単な
回路で実現できれば、例えば頻度の多い符号に対
しては短いビツトを割り当てることにより全体の
ビツトレートを大幅に下げることが可能であるか
ら非常に有益である。本発明の目的は、簡単な構成で安価に可変長符
号変換を行うことができる符号変換回路を提供す
ることにある。〔問題点を解決するための手段〕本発明の変換回路は、固定長符号のデジタル信
号を可変長符号に変換し、該変換された可変長符
号列を上記デジタル信号に同期して入力されるク
ロツク信号により一定数Ｋビツトごとに並列出力
する符号変換回路において、第１レジスタと、入力固定長符号を可変長符号
に変換してＫビツトの出力信号線へ前記第１レジ
スタの出力値が示す次のビツト位置から出力し、
オーバーフローした可変長符号はオーバーフロー
信号線へ出力する可変長符号変換器と、前記入力
固定長符号に対応する可変長符号のビツト数と前
記第１レジスタの出力値とを加算するＫを法とす
る加算器とを備え、前記第１レジスタは該加算器
の出力値を上記クロツク信号の立上りから次の立
上りまでの１タイムスロツト遅延させて出力し前
記可変長符号変換器および上記加算器に入力させ
る構成であり、第２レジスタと、前記可変長符号
変換器の出力信号とこの第２レジスタの出力とを
入力するオア回路と、該オア回路の出力信号およ
び前記可変長符号変換器のオーバーフロー信号の
いずれかを前記加算器の桁上げ信号によつて選択
出力する切替回路とを備え、前記第２レジスタは
該切替回路の出力信号を上記クロツク信号の１タ
イムスロツト遅延させて前記オア回路へ入力させ
る構成であり、前記オア回路の出力信号を記憶し
前記加算器の桁上げ信号が出力された次のタイム
スロツトの立上りで該記憶値を出力する第３レジ
スタを備えたことを特徴とする。〔作用〕入力された固定長符号は、符号変換器で可変長
符号に変換するとともに、その可変長符号のビツ
ト数を出力する。この可変長符号のビツト数は前のタイムスロツ
トにおける可変長符号の状態を記憶している第１
レジスタの出力値と出力可変長符号のビツト数Ｋ
を法とする加算を行い、Ｋビツトを越えたきは桁
上げ信号を出力し、残りの値を第１レジスタに記
憶する。符号変換器で可変長符号に変換したときにオー
バーフローした可変長符号はオーバーフロー信号
線に出力し、このオーバーフローされた符号は、
第１レジスタの桁上げ信号に基づき、切替回路、
第２レジスタおよびオア回路、このオア回路出力
を保持する第３レジスタによつてオーバーフロー
された可変長符号を次のタイムスロツトで前の可
変長符号を次のビツト位置で、後の可変長符号の
前のビツト位置に入れる。これにより、変換された可変長符号は、順の符
号列とされ、第３レジスタから一定Ｋビツトずつ
変換されて並列出力される。〔実施例〕次に、本発明実施例について、図面を参照して
詳細に説明する。第１図は、本発明一実施例を示すブロツク図で
ある。すなわち、入力端子１から固定長符号ａを入力
し、端子２からは入力符号に同期したクロツクパ
ルスｂを入力させる。符号変換器８は入力符号を
可変長符号に変換する記憶装置（メモリ）を内蔵
し、該メモリで変換された可変長符号はＫビツト
の出力信号線Ｆへ後述する第１レジスタ６の出力
値ｃが示す次のビツト位置から送出し、オーバー
フローした符号はオーバーフロー信号線Ｇへ送出
する。一方、入力符号を変換器８′で対応する可
変長符号のビツト数に変換して、Ｋを法とする加
算器５に入力させ、加算器５は該入力値と第１レ
ジスタ６の出力値ｃとを加算し、加算結果を第１
レジスタ６へ供給し、１タイムスロツト遅延させ
る。なおここで、１タイムスロツトとは、入力符号
に同期してクロツクパルス入力端子２に入力され
るクロツクパルスｂの立上りから次の立上りまで
の期間をいう。桁上げがあるときは、桁上げ信号ｄを出力して
切替回路１０およびNAND回路７に入力させる。
前記第１レジスタ６の出力値ｃは前記符号変換器
８および上記加算器５に入力させる。従つて加算
器５は、入力符号に対応する可変長符号のビツト
数と第１レジスタ６の出力値とを加算して第１レ
ジスタ６へ送つて１タイムスロツト間記憶させ、
次のタイムスロツトでは新しい入力値と該記憶値
とを加算することになる。前記出力信号線Ｆはオア回路９の一方の入力に
接続し、オア回路９のもう一方の入力には後記す
る第２レジスタ１１の出力ｈを入力させる。そし
て、オア回路９の出力信号ｉはＫビツトの並列の
第３レジスタ１２および切替回路１０に入力させ
る。切替回路１０のもう一方の入力には前記オー
バーフロー信号線Ｇが接続されている。そして、
切替回路１０は前記加算器５の桁上げ信号ｄが
“０”のときは前記オア回路９の出力信号ｉを選
択出力し、信号ｄが“１”のときはオーバーフロ
ー信号線Ｇ上のオーバーフロー信号ｇを選択出力
して第２レジスタ１１に与える。換言すれば、可
変長符号変換器８にオーバーフローが生じたとき
は該オーバーフロー信号ｇを選択出力し、オーバ
ーフローが生じない場合にはオア回路９の出力信
号ｉを選択して出力信号ｋとして出力する。第２
レジスタ１１は入力信号ｋを１タイムスロツト遅
延させ、次のクロツクパルスｂの立上りで出力し
て前記オア回路９に入力させる。従つてオア回路
９の出力信号ｉは、変換回路８の出力符号ｆと第
２レジスタ１１の出力符号ｈの論理和となる。そして、該信号ｉは、第３レジスタ１２に入力
させて記憶させておき、該記憶内容はNAND回
路７の出力信号ｅの“０”から“１”への立上り
エツジで出力端子１３にＫビツトずつ並列出力さ
れる。 NAND回路７の一方の入力には前記加算器５
の桁上げ信号ｄが入力され、もう一方の入力には
クロツクパルスｂを反転回路３によつて反転させ
た信号が入力されている。したがつて、NAND
回路７の出力は、桁上げ信号ｄがないときは、
“１”であり、桁上げ信号ｄが“１”になつたタ
イムクロツクでは後半クロツクパルスｂが消滅し
たときに“０”になつて、次のクロツクパルスに
よつて“１”となる。（第２図ｅ参照）。この結果、第３レジスタ１２の記憶内容は、桁
上げ信号ｄが“１”になつた次のタイムクロツク
に出力信号ｊとして端子１３から並列出力され
る。そして、クロツク出力端子１４からは出力端
子ｊに同期したクロツクパルスｅが送出される。
上記出力信号ｊは、入力符号ａが可変長符号列に
変換され、さらに該可変長符号列が順番にＫビツ
トずつ並列にされた信号である。なお、可変長符号変換器８、変換器８′、加算
器５等は、例えばPROMによつて一体に構成す
ることも可能であり、簡単なハードウエアで構成
できる。また、レジスタ６，１１，１２等は市販
のレジスタ例えばSN74174等のフリツプフロツプ
を内蔵するレジスタで構成すればよい。また、反
転回路３，４、NAND回路７等で構成する各レ
ジスタの駆動回路は上記実施例に限定されること
なく、容易に各種の変形が可能である。上述のブロツク図を具体的に入力信号ａを３ビ
ツト、出力信号ｊを５ビツトとしたときのブロツ
ク構成図を第３図に示す。この場合、第１レジスタ６は３ビツト、第２レ
ジスタ１１、第３レジスタ１２は５ビツトの構成
であり、これは、市販の６個のフリツプフロツプ
が内蔵されたSN74174をそれぞれ１個使用するこ
とで実現できる。さらに、符号変換器８は512×
８ビツトの構成のPROMを２個、変換器８′は、
512×４ビツト構成のPOOM1個で構成できる。次に本実施例の動作を説明する。これは、第３図に示した入力符号ａが１ワード
３ビツトの固定長符号であり、出力可変長符号が
５ビツトの回路の動作を説明するものである。いま、入力符号ａが１ワード３ビツトの固定長
符号であり、各入力符号ａに対して可変長符号を
第１表に示すように対応させた場合について説明
する。

【表】また、出力端子１３からはビツト数Ｋを５とし
た５ビツトの並列符号を出力させるものとする。入力符号ａが例えば第１タイムスロツトで
“010”であるとすると符号変換器８の内蔵するメ
モリによつて可変長符号“011”に変換される。
また変換器８′によつて入力符号“010”に対応す
る可変長符号の長さ、すなわちＬ＝３に変換され
てＫ（＝５）を法とする加算器５に与えられる。
第１レジスタ６の出力ｃは未だ“０”であるか
ら、加算器５の出力はＬ＝３となり、第１レジス
タ６はこれを記憶する。また加算器５の桁上げ信
号ｄは“０”である。一方、第１レジスタ６の出力ｃが“０”である
から、符号変換器８は内蔵メモリが変換した可変
長符号“011”を５ビツトの出力信号線Ｆの第１
ビツト位置から順に並列出力する。すなわち、信
号線Ｆ上の信号ｆは“01100”となる。またオー
バーフローはないからオーバーフロー信号線Ｇ上
のオーバーフロー信号ｇはすべて“０”である。また、第２レジスタ１１の出力ｈも未だ“０”
であるから、オア回路９の出力信号ｉは、
“01100”となる。また、桁上げ信号ｄは、“０”
であるため、切替回路１０は上記信号ｉを選択し
て出力する。切替回路１０の出力信号ｋは第２レ
ジスタ１１に記憶させておく、以上第１タイムス
ロツトにおける上記各信号を第２表に示す。ただ
し、第２表では、説明をわかり易くするために論
理状態“０”の代わりに一部一符号で記載されて
いる。

【表】同様に、第２〜第７タイムスロツトにおける各
部信号の状態を第３表〜第８表に示す。

【表】

【表】すなわち、第２タイムスロツトでは第３表に示
すように、第１レジスタ６の出力信号ｃは“３”
であり、第２レジスタ１１の出力信号ｈは
“01100”である。これらは、それぞれ第１タイム
スロツト時における加算器５の出力値および切替
回路１０の出力値ｋである。従つて、入力固定長
符号ａ“001”に対して加算器５は変換器８′の出
力値３と上記信号ｃ（すなわち“３”）とを加算
し、桁上げ信号ｄを“１”とし、第１レジスタ６
には６−５＝１を入力させる。また、符号変換器８の内蔵するメモリは入力符
号“001”を可変長符号“010”に変換し、信号ｃ
が“３”であることから、符号変換器８は信号線
Ｆの第４ビツトと第５ビツトを“０”および
“１”にする。従つて信号ｆは“00001”となる。
そして、上記可変長符号“010”の最後の符号
“０”がオーバーフローするため、このオーバー
フローした信号は信号線Ｇの第１ビツトに出力さ
せる。すなわち、信号ｇは“00000”となる。そ
して、信号ｄが“１”であるから切替回路１０は
信号ｇを選択して出力信号ｋとして出力する。従
つて信号ｋは“00000”である（この信号ｋは第
２レジスタ１１で記憶して次の第３タイムスロツ
ト時に信号ｈとして出力される。）。一方、信号ｈが“01100”で、信号ｆが
“00001”であるため、信号ｉは“01101”となる。
第３レジスタ１２は該信号ｉを記憶しておく。ま
た、信号ｄが“１”であるため、第２タイムスロ
ツトの後半に反転回路３の出力信号がハイレベル
となつた期間にNAND回路７の出力ｅがローレ
ベルになる（第２図参照）。第１タイムスロツト
〜第７タイムスロツトにおけるクロツクパルス
ｂ、桁上げ信号ｄおよび信号ｅの論理状態はそれ
ぞれ第２図ｂ，ｄ，ｅにタイムチヤートで示され
ている。第３レジスタ１２は信号ｅの立上り時点
で記憶内容を５ビツトの並列信号ｊとして出力す
るように構成されているから第２タイムスロツト
期間中は信号ｊは出力されない。第３タイムスロツトにおいては、同様な動作に
よつて各部の信号は第４表に示すようになる。す
なわち、信号ｃは“１”となり、入力符号“000”
が変換された可変長符号“１”は、信号線Ｆ上の
第２ビツト位置に出力され、信号ｆは“01000”
となる。オーバーフローはないからオーバーフロ
ー信号ｇはすべて“０”である。加算器５は可変
長符号“１”のビツト長１と第１レジスタ６の出
力値（第２タイムスロツトにおける記憶値）１と
を加算して、該加算値２をあらためて第１レジス
タ６に記憶させる。桁上げ信号ｄはローレベルで
ある。従つて、切替回路１０は信号ｉを選択して
出力信号ｋとして第２レジスタ１１に入力させ
る。また、信号ｆが“01000”であり、信号ｈが
（第２タイムスロツトの信号ｋと同じであつて）
“00000”であるから上記信号ｉは“01000”とな
る。従つて、信号ｋは“01000”である。また、第２図ｅで示すように第２タイムスロツ
トの後半で信号ｅがローレベルとなつているた
め、第３タイムスロツトの信号ｅの立上りエツジ
により第３レジスタ１２の記憶内容“01101”が
並列信号ｊとして端子１３から並列出力される。以下同様にして、第４タイムスロツトおよび第
５タイムスロツトの各部の信号が第５表および第
６表に示された通りとなる。しかし、この間にお
いては信号ｅの立上りは無いから第３レジスタ１
２から新しい出力はない。そして、第６タイムスロツトにおいて、第２図
に示すように信号ｅが立上つた時、第３レジスタ
１２の記憶値が出力される。このときの出力値ｊ
は（第５タイムスロツトにおける信号ｉと同じで
あり）“01100”である。同様に、第７タイムスロ
ツトでは“10000”が出力される。そして、第７
タイムスロツトにおいて信号ｉ“01011”を第３レ
ジスタ１２で記憶しておいて、第８タイムスロツ
トで信号ｊが“01011”となつて出力される。す
なわち、入力の１ワード３ビツトの固定長符号列
“010”、“001”、“000”、“000”、“011”、“111
”、
“010”が、それぞれ可変長符号“011”、“010”、
“１”、“１”、“0010”、“00001”、“011”の可変
長
符号に変換され、この可変長符号列を最初から５
ビツトずつ“01101”、“01100”、“10000”、
“01011”の並列出力符号列に変換出力する。従つ
て、この変換された５ビツトごとの並列出力符号
を例えばPCM信号として伝送することができる。
そして、受信局においては上記５ビツトごとの符
号列から固定長符号ａを再現することが可能であ
る。なお、上述の加算器５は、第１表に示す可変長
符号の符号ビツト数と前のタイムスロツトで第１
レジスタ６に記憶された値とをＫすなわち５を法
として加算する加算回路である。この加算器５の
出力ビツトは〔０，Ｋ―１〕を示す必要から第２
表から第８表に示されるように、Ｋ＝５のときは
３ビツトである。このため、第１レジスタ６は６
個のフリツプフロツプを持つSN74174で実現でき
る。上述の第１タイムスロツトから第７タイムスロ
ツトまで第２表から第８表に示す例の加算例を以
下の第９表に示す。

〔発明の効果〕

以上のように、本発明においては、入力した固
定長符号を可変長符号に変換してＫビツトの出力
信号線上に前のタイムスロツトで送出した次のビ
ツト位置から送出して以前に送出された符号との
論理和を第２、第３レジスタに記憶させておき、
オーバーフローしたときは次のタイムスロツトで
前記第３レジスタの記憶内容をＫビツトの並列出
力信号として送出するとともに、オーバーフロー
した部分の可変長符号を前記第２レジスタに入力
させ、その次のタイムスロツトでは該第２レジス
タの記憶した可変長符号の次のビツト位置から可
変長符号を入力させるように構成されているか
ら、入力固定長符号列を可変長符号列に変換した
符号をＫビツトずつの並列出力符号として出力す
ることができる。以上の構成は簡単なPROMおよびＤ形フリツ
プフロツプを内蔵するレジスタ等で可能であるか
ら簡易な符号変換回路を提供することができる。
特に画像信号のように信号帯域幅の広い信号の伝
送ビツトレートを大幅に下げることができる効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図。
第２図ｂ，ｄおよびｅはそれぞれ上記実施例のク
ロツクパルス、加算器の桁上げ信号および
NAND回路の出力信号を示すタイムチヤート。
第３図は第１図に示す実施例で入力を３ビツト、
出力を５ビツトとした場合の例を示すブロツク
図。１…固定長符号入力端子、２…クロツクパルス
入力端子、３，４…反転回路、５…加算器、６…
第１レジスタ、７…NAND回路、８…可変長符
号変換器、９…オア回路、１０…切替回路、１１
…第２レジスタ、１２…第３レジスタ、１３…出
力端子、１４…出力信号に同期したクロツクパル
スの出力端子。

Claims

【特許請求の範囲】１固定長符号のデジタル信号を可変長符号に変
換し、該変換された可変長符号列を上記デジタル
信号に同期して入力されるクロツク信号により一
定数Ｋビツトごとに並列出力する符号変換回路に
おいて、第１レジスタ６と、入力固定長符号を可変長符号に変換してＫビツ
トの出力信号線へ前記第１レジスタの出力値が示
す次のビツト位置から出力し、オーバーフローし
た可変長符号はオーバーフロー信号線へ出力する
可変長符号変換器８と、前記入力固定長符号に対
応する可変長符号のビツト数と前記第１レジスタ
の出力値とを加算するＫを法とする加算器５とを備え、前記第１レジスタは該加算器の出力値を上記ク
ロツク信号の立上りから次の立上りまでの１タイ
ムスロツト遅延させて出力し前記可変長符号変換
器および上記加算器に入力させる構成であり、第２レジスタ１１と、前記可変長符号変換器の出力信号とこの第２レ
ジスタの出力とを入力するオア回路９と、該オア回路の出力信号および前記可変長符号変
換器のオーバーフロー信号のいずれかを前記加算
器の桁上げ信号によつて選択出力する切替回路１
０とを備え、前記第２レジスタは該切替回路の出力信号を上
記クロツク信号の１タイムスロツト遅延させて前
記オア回路へ入力させる構成であり、前記オア回路の出力信号を記憶し前記加算器の
桁上げ信号が出力された次のタイムスロツトの立
上りで該記憶値を出力する第３レジスタ１２を備
えたことを特徴とする符号変換回路。