JPH02179122A - プログラム可能制御回路および制御信号を発生させるための方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は内部ＰＬＡ　（プログラム可能論理アレイ）を
アドレスするためのアドレス回路に関し、より特定的に
は内部的にアドレスを発生させまたアドレスをＰＬＡの
ためのアドレス入力に外部的に接続するための多重化回
路に関する。

自動電話ダイヤラーシステムは電話キーの押し下げに応
答して電話回線に特定の出力を与える。

しかし、ｍ２＆ダイヤラーによって与えられた出力はそ
のダイヤラーが使用されている国の関数である。この出
力は異なる国の数に対して変化する。

たとえば、世界で１６の異なるダイヤラーフォーマット
がある。これはしたがってすべての国で動作するべきダ
イヤラーが異なるダイヤルフォーマットに順応するのに
十分な多様性があることを必要とする。現在、関連する
国の専用チップを設けるために特定のチップのマスク変
更が典型的に必要である。これは生産の観点から望まし
くなく、外部的にプログラムすることができる汎用のチ
ップを設けるのがはるかに望ましい。

汎用論理で設計するとき、ＰＬＡのような何らかのプロ
グラム可能なタイプが普通使用される。

ＰＬＡは固定論理関数を与えるようにプログラムするこ
とができる、またはアドレス可能である複数の関数のた
めにプログラムすることができる。

固定関数論理アレイでは、プログラミングはマスク変更
で行なわれ、与えられたダイヤラーチップはその製造後
１か国でしか使用できない。他方、アドレス可能アレイ
はその製造後も与えられたチップに複数の関数を有する
能力を与える。しかしこのアドレス可能アレイに対する
不利点は、アドレス入力を受取るための追加のピンの要
件およびアドレス発生器の要件である。これらの不利点
を見ると、ピンの数を著しく増加させることなくいくつ
かの異なる関数的オプションから選択する必要が存在す
る。

ここで開示および請求される本発明はプログラム可能制
御回路を含む。制御回路は関数発生器および内部アドレ
ス発生器とインターフェイスされる複数個の入力／出力
ピンを含む。アドレス発生器はセットモードの際マルチ
プレクサによって選択されて入力／出力ピンをインター
フェイスし、各入力／出力ピンに対して別個のまた予め
定められた直列アドレスを発生するように動作可能であ
る。複数個のアドレス入力ピンは複数個の入力／出力ピ
ンより少ない数で与えられ、Ｉ１０ピンとインターフェ
イスされるように動作可能である。

アドレス入力ピンはインターフェイス回路を介して望む
アドレスに依存したＩ１０ピンの選択された１つと選択
的に接続される。アドレス入力ピンの受取られたアドレ
スをデコードするために、またこのデコードされたアド
レスをセットアツプ動作中にレジスタにラッチするため
にデコーダが設けられている。このアドレスは次にアド
レス可能制御信号発生器に入力されて、各デコード可能
アドレスに対する別のまた予め定められた関数を出力す
る。これらの制御信号は次に関数発生器に入力されて制
御入力を与える。制御回路は外部セットアツプ信号の受
取りに応答してセットアツプモードで制御回路を動作す
るために与えられる。

本発明の別の実施例では、予め定められたアドレスの各
々は２進アドレスであり、デコーダ回路は直列アドレス
を受取ってそれを並列アドレスに変換するのに動作可能
である。制御信号発生器はアドレス入力および各デコー
ド可能アドレスに対して別のまた予め定められた制御出
力を有するプログラム可能論理アレイである。

本発明の他の局面では、アドレス発生器、関数発生器、
マルチプレクサ、デコーダ、制御信号発生器、および制
御回路はすべて単一のパッケージに収められており、Ｉ
１０ピンおよびアドレス入力ピンはパッケージの外部と
のインターフェイスを与える。インターフェイス回路は
パッケージに対して外部的に含まれており、各アドレス
入力ピンと選択された１個のＩ１０ピンの間にハード配
線接続を含む。

本発明のさらに他の局面では、制御回路は外部セットア
ツプ信号の受取りに応答して内部セットアツプ信号を発
生するように動作可能である。内部セットアツプ信号は
予め定められた持続期間発生されて、その間アドレス発
生器はＩ１０ピンとインターフェイスされてデコード回
路は受取られたアドレスをデコードするように動作可能
である。

この持続期間が終わると、デコードされたアドレスは制
御信号発生器のアドレス入力にラッチされて、次に関数
発生器が！１０ピンとインターフェイスされる。

本発明およびその利点をさらに完全に理解するために、
添付の図面に関連して以−ドの説明に対して参照がなさ
れる。

はっきりさせる目的のためまた適当だと考えられるとこ
ろで、参照番号が図において繰返されて本発明の重要な
特徴をよりはっきりと示すために対応する特徴を示すこ
とは理解される。

第１図を参照すると、本発明のダイヤラーのブロック図
が示される。このダイヤラーは複数個の入力／出力（Ｉ
ｌｏ）ピン１０を介してスイッチマトリックス（示され
ていない）とインターフェイスする。Ｉ１０ピン１０は
次に予め定められたスキャン論理ルーチンに従ってスキ
ャンされて、マトリックスのどのスイッチが押されたか
を決定する。これは従来の回路を使用した従来的動作で
ある。正常な動作では、関数発生器１２が与えられてマ
ルチプレクサ１４を介して１１０ピン１０とインターフ
ェイスする。関数発生器１２の出力はマルチプレクサ１
４の１つの入力に接続され、マルチプレクサ１４の出力
はＩ１０ピン１０に接続される。関数発生器１２はスイ
ッチマトリックスのどのキーが押されたのかを検知する
ように動作可能であり、ダイヤラーからの出力のために
出力ダイヤルパターンを発生させる（示されていない）
。従来の関数発生器と違って、本発明の関数発生器１２
は以下でより詳細に説明されるように、選択された制御
入力信号に応答して特定の国に対するダイヤル関数を与
えるようにプログラムされることが動作可能である。

フックスイッチが最初に閉じられる（すなわちオフフッ
ク状態）であると、フックスイッチ信号ＨＫＳが発生さ
れる。この最初の動作は検出／カウンタ回路１６によっ
てＩｔｆｊされて、予め定められた持続期間でライン１
８に制御信号を出力する。

この制御信号はＨＫＳ信号が発生される度に特定の国の
ダイヤルフォーマットを決定するためにプログラミング
ンーケンスの開始が動作可能である、すなわち受話器が
フックスイッチから外される度に、本発明のダイヤラー
は、以下で説明されるように、Ｐめ定められたダイヤル
フォーマットに従って特定の国に対して構成される。

−旦再構成モードに置かれると、アドレス発生器２０は
Ｉ１０ピン１０の接続のだめのマルチプレクサ１４の他
方の入力として選択され、関数発生器１２は非選択され
る。したがって、！１０ピン１０はそこのアドレスを出
力するために使われる。これらのアドレスはライン２２
およびインターフェイス回路２４を介して選択的に接続
され、アドレスの予め定められた配向をその出力に与え
る。以−ドで詳細に説明されるように、インターフェイ
ス回路２４はハード配線インターフェイスか設置者によ
って決定されるバス２６での出力のために、！１０ライ
ン１０のアドレス出力の組合イ）せを選択するように動
作ｉ１能である。バス２６は好ましい実施例において選
択入力信号をデコーダ２８に与える。こうして、好まし
い実施例のインターフェイス回路２４はＩ１０ピン１０
とバス２６の間にハード配線インターフェイスを構成し
、そのハード配線インターフェイスは設置者によって決
定される。インターフェイス回路２４は与えられた国に
特定の構成を与えるように動作可能である。好ましい実
施例のインターフェイス回路２４はチップに対して外部
的である。

デコーダ２８は選択バス２６のアドレスをデコードして
プログラム可能論理アレイ（ＰＬＡ）３０に出力するよ
うに動作可能である。ＰＬＡ３０はアドレスを受取って
そこでアドレスをラッチするように動作ｎＩ能であり、
次に予め定められたアドレス可能論理関数に従って、複
数個の＠制御ライン３２に制御信号を出力する。各制御
ライン３２は関数発生器の関数を決定するように動作可
能であり、制御ライン３２は関数発生器１２に入力され
る。したがってＰＬＡ３０は検出／カウンタ回路１６か
らの信号に応答して、最初の予め定められた時間の間構
成され、次にその論理状態は関数発生器１２で使用する
ためにラッチされる。前記で説明したように、このアド
レス発生およびそのデコーディングはフックスイッチ信
号ＨＫＳが発生され′る度に起こる。−旦セットされる
と、プログラミングシーケンスの後、ダイヤラーは従来
のモードに入って、インターフェイス回路２４によって
定められるように、望ましい国の特定の関数を発生させ
る。ダイヤラーを異なる国に対して再構成するには、イ
ンターフェイス回路２４の構成を変えることだけか必要
である。

第２図を参照すると、本発明のダイヤラーの好ましい実
施例のより詳細なブロック図が示される。

ダイヤラーはチップ境界３４の中に含まれており、正常
な動作モードで動作するダイヤラーの機能的部分はスキ
ャン論理ブロック３６を一般に含む。

スキャン論理ブロック３２は第１図の関数発生器１２と
マルチプレクサ］４と一般に対応する。スキャン論理ブ
ロック３６は外部マトリックスのＲ端子を含む４つのＩ
１０端子３８とインターフェイスし、さらに外部スイッ
チマトリックスのＣ端子と関連する４つのＩ１０端子４
０とインターフェイスする。アドレス発生器２０はバス
４２を介してスキャン論理ブロック３６とインターフェ
イスする。アドレス発生器２０は位相発生器４４および
カウンタ４６とインターフェイスするように動作可能で
ある。カウンタ４６は第１図の検出／カウンタ回路１６
と機能的に類似している。

位相発生器４４は９０”の位相で分けられる４つの別の
クロック信号を発生するように動作可能である。４つの
クロックはアドレス発生器によって使用されて、以下で
説明するように、直列アドレスを発生させる。

選択／デコード回路４８が設けられており、機能的にデ
コーダ２８と類似している。選択／デコード回路４８は
２つのＩ１０端子、Ａ端子５０とＢ端子５２とインター
フェイスする。Ａのト１０端子５０とＢのＩ１０端子５
２はｍ１図の選択バス２６の一部である。選択／デコー
ド回路４８の出力はＰＬＡ３０に入力されて、制御信号
３２に出力する制御信号を発生させる。前に説明したよ
うに、制御信号３２は次にスキャン論理ブロック３６に
入力されてその特定の関数を決定する。

ＰＬＡ３０のアドレスを発生させるために、アドレス発
生器２０によってＲ端Ｔ−３８とＣ端子４２の各々に別
個のまた予め定められたアドレスをまず出力しなければ
ならない。カウンタ４６・によって規定される、オフフ
ッタになることによって開始されるダイヤラーの最初の
動作シーケンスの間、スキャン論理ブロック３６に対す
る内部マルチプレクサはＲ端子３８とＣ端子４０に出力
するためにアドレス発生器の出力を選択する。これらは
予め定められたアドレスであり、好ましい実施例では一
連の論理「１」および論理「０」を含む。

アドレスを決定または選択するために、Ａ端子５０をＲ
端子３８またはＣ端子４０の１つに接続し、かつＢ端子
５２をＲ端子３８またはＣ端子４０の１つに接続するだ
けが必要である。第２図における示された例では、点線
がハード配線ライン５４を介してＡ端子５０とＲ端子３
８の第２の端子の間のハード配線接続を表わす。さらに
、点線によって示されるハード配線ライン５６はＢ端子
５２とＣ端子４０の第４の端子の間に接続される。

これはＰＬＡ３０のアドレスを発生させるために選択／
デコード回路４８によってデコードされる独特のアドレ
スを与える。したがって適当なアドレスを与えるために
、オペレータはＲ端子３８とＣ端子４０ならびにＡ端子
５０とＢ端子５２の１個の間に予め定められた「ジャン
パ」でダイヤラー回路３４を設置するだけが必要である
。こうして、ダイヤラーチップ３４は外部的にプログラ
ムできる汎用のダイヤラーであり、全１６か国のプログ
ラムがチップの内部に含まれており、その関数の選択は
その回路に対して２つの追加のピンまたは端子だけを必
要とする。以下で説明するように、２つの追加の端子は
１６か国の１つの選択を可能にし、各国に対してはその
特定の国に対する４つの選択関数の１つの選択を可能に
する。これはしたがってチップ３４に対して２個の端子
またはピンの追加のみで６４オプシヨンまでの選択の可
能性を与える。

アドレス発生器２０は、組合わせのため位相発生器４４
の種々の位相を選択するように動作可能であり、各Ｒ端
子３８とＣ端子４０に別個の直列の４ビツトワードを出
力する。論理ビットの特定シーケンスは第１表で示され
ており、４つのＲ端子４８はＲ１−Ｒ４と明示され、４
つのＣ端子４０はＣ１−Ｃ４と明示されている。

第１表 端子　　　　　　ビット値 Ｒ１０１１１ Ｒ２１０１１ Ｒ３１１０１ Ｒ４１１１０ Ｃ１１０００ Ｃ２Ｌ）１００ Ｃ３００１０ Ｃ４０００１ ３つの最下位のビットのみが使用され、最初のセットア
ツプの際、Ｒ１は３ビツト値″１１１＃およびＣ１端子
はビット値“０００“出力を有する。したがって、Ａ端
子５０またはＢ端子５２の１つだけが使用されるとした
ら８個の可能な組合わせがあることがわかる。しかし、
Ａ端子５０とＢ端子５２の両方では、Ｒ端子３８とＣ端
子４０の最初の３ビツトに６つの全可能組合わせが存在
するので、６ビツトのワードを作るような態様でビット
を選択することができる。

一例として、Ｒ２端子３８はＡ端子５０への接続のため
に選択され、Ｃ４端子はＢ端子５２への接続のために選
択される。これはＡ端子５０の入力として３ビツト値“
０１１“の選択、およびＢ端子５２の入力として３ビツ
ト値“００１“の選択が結果となる。これは“００１０
１１”の値のディジタルワードを結果としてもたらす。

これはすべての６ビツトが使用されるとしたらＰＬＡ３
０に対するアドレスを構成する。

好ましい実施例では、より詳細に以下で説明されるよう
に、１６か国はＲ端子３８またはＣ端子４０からの８個
の値の１個を選択してＡ端子５０に入力し、Ｂ端子５２
の入力としてＣ端子４０の１つまたはＲ端子３８の１つ
が選択されたかどうかを決定しながら３ビツト値をデコ
ードして特定の値を決定することによって選択される。

これは１６か国に対して１６の組合わせを与えるために
効果的に４とットワードを与える。その後、追加の２ビ
ツトがデコードされて各国に対する追加の情報を与える
。

第３図を参照すると、スキャン論理ブロック３６の内に
ある多重化回路１４のより詳細な図が示されている。ス
キャン論理ブロック３６はスイッチマトリックス５８と
インターフェイスされ、成る横の線のＲ端子３８の１つ
に対する１つの接続および成る縦の線のＣ端子４０の１
つに対する１つの接続を示す。各端子はノード６０に接
続され、フリップフロップ６２に入力される。フリップ
フロップ６２はスキャン論理に従って動作し、セットア
ツプ動作では使用されない。各ノード６０はＰチャネル
ロードトランジスタ６４を介して正の電源に接続され、
またＮチャネルトランジスタのソース・ドレイン経路６
６を介して接地に接続される。Ｎチャネルトランジスタ
のゲートはピンドライバを与えるためにノード６０を変
調するように動作可能である。各トランジスタ６６のゲ
ートは多重化回路６８を介して関数発生器１２またはア
ドレス発生器２０のどちらかに接続される。動作の正常
モードでは、関数発生器１２はマトリックス５８のどの
キーが押されたのかを決定するようにスキャンモードで
動作可能であり、既に指定された国に対する正しい出力
ダイヤリング関数を選択する。キーマトリックスと関数
発生器１２の間の接続は第３図では示されていない。し
かし、セットアツプモードでは、アドレス発生器２０は
関連Ｉ１０端子３８または４０に直列アドレスパターン
を出力するために選択される。ピンドライバは、キーが
押し下げられていないときにまたマトリックス５８がセ
ットアツプ動作において何の役割も果たさないときに、
セットアツプ動作の際にインバータとして動作する。第
３図では示されていないが、セットアツプの際、Ｉ１０
端子３８または４０の選択された１個はＡ端子５０とＢ
端子５２に接続される。

第４図を参照すると、位相発生器４４の論理図が示され
る。位相発生器４４はシステムクロック速度の４倍であ
るクロックＣＬ　Ｋ　４を受取るように動作可能である
。クロックＣＬ　Ｋ　４の反転または非反転の形はイン
バータ７２によって与えられ、直列接続のＤ型フリップ
フロップ７４と７８に入力され、フリップフロップ７４
のＱ出力がフリップフロップ７８の入力に接続される。

フリップフロップ７８のＱ！（１力はフリップフロップ
７４の０入力に接続される。フリップフロップ７４と７
８の両方の設定された入力は信号ＡＣＣＥＳＳに接続さ
れる。フリップフロップ７４はクロック信号ＱＬとＱＬ
を出力し、フリップフロップ７８はクロック信号ＱＭと
ＱＭを出力する。ＱＭ高出力４入力ＡＮＤゲート８０の
１つの入力に接続され、また３入力ＡＮＤゲート８２の
１つの入力にも接続される。ＱＭ高出力３入力ＡＮＤゲ
ート８４の１つの入力に、また３入力ＡＮＤゲート８６
の１つの入力にも接続される。４入力ＡＮＤゲート８０
のその１つの入力はフリップフロップ７４のＱＬ小出力
接続され、その１つの入力はＣＬＫ４クロック信号に接
続され、その１つの入力は入力がＡＣＣＥＳＳ信号に接
続されるインバータ８８の出力に接続される。ＡＮＤＮ
Ｏゲート９２の２つの入力はそれぞれクロックＣＬＫ４
、とＱＬクロック信号に接続される。ＡＮＤＮＯゲート
９４の２つの入力はＣＬＫ４クロック１５号とＱＬクロ
ック信号に接続される。ＡＮＤゲート８６の他の２つの
入力はＱＭクロック信号とＱＬクロック信号に接続され
る。

ＡＮＤＮＯゲートのその出力はＮＯＲゲート９０の１つ
の入力に接続され、その他方の入力は接地に接続される
。ＡＮＤＮＯゲートの出力はＮＯＲゲート９２の１つの
入力に接続され、その他方入力は接地に接続される。Ａ
ＮＤＮＯゲートの出力はＮＯＲゲート９４の１つの入力
に接続され、その他方の入力は接地に接続される。ＡＮ
Ｄゲート８６の出力はＮＯＲゲート９６の１つの入力に
接続され、その他方の入力は接地に接続される。

ＮＯＲゲート９０−９６は位相発生器出力０ｌ−＝０４
を与える。各ＮＯＲゲート９０−９６はＰチャネルトラ
ンジスタ９８によって高いインピーダンス状態にゲート
され、そのソース・ドレイン経路はＶＣＣとＮＯＲゲー
トへのゲート入力の間に接続され、そのゲートは接地に
接続される。与えられた位相はしたがってマスタクロッ
クと等しい速度で起こるパルスに等しいが、クロック前
縁は互いに９０°ずれる。各クロック０１−−０４のパ
ルス幅はマスククロックのパルス幅の４分の１に等しい
。

第５図を参照すると、第３図で示されるマルチプレクス
回路６８およびアドレス発生器２０の一部の論理図が示
される。マルチプレクサ６８は複数個の多重化回路から
なり、各々は８つの出力の１つと関連し、４つの出力は
Ｒ−１１０端子３８と関連し、４つの出力はＣ−１１０
端子４０と関連する。これらの出力の各々は、第３図を
参照して上記で説明したように、出力端子駆動回路にお
けるＮチャネル駆動トランジスタ６６のゲートを駆動さ
せる。関数発生器１２のスキャン論理関数と関連する４
つの入力Ｑｌ−０４があり、これらの４入力は真のおよ
び補の形で与えられ、補の形は４つのインバータ１００
のバンクによって発生させられる。さらに、位相入力は
位相発生器４４から与えられる。これらの位相入力はＰ
Ｈ１０−−ＰＨ１４およびフックスイッチ信号ＨＫＳの
状態を示す信号ＳＳである。信号ＳＳとＰＨ１２−−Ｐ
Ｉ（１４の各々は真のおよび補の形で与えられ、補の形
はインバータ１０２のバンクによって与えられる。

出力は２つのグループ、Ｋ９１−に９４と明示される第
１のグループと、Ｋ　９５−　Ｋ　９８と明示される第
２のグループとに分けられる。第１のグループの出力に
９２とＫ　９３は２入力ＮＯＲゲート１０４を含むマル
チプレクサと関連し、その１つの入力は２入力ＡＮＤゲ
ート１０６の出力に接続され、他方入力は２入力ＡＮＤ
ゲート１０８の出力に接続される。第１のグループの出
力Ｋ　９４と第２のグループの出力に９５−に９７の各
々はその出力に２入力ＮＯＲゲー１−１１０を有するマ
ルチプレクサと関連する。ＮＯＲゲート１１０の１つの
入力は２入力ＡＮＤゲート１１２の出力に接続され、他
方入力は３入力ＡＮＤゲート１１４の出力に接続される
。第１のグループの出力に９１はインバータ１１６を介
してＳＳ信号に接続される。第２のグループの出力に９
８は３入力ＮＯＲゲート１１０の出力に接続され、その
１つの入力は０４入力に接続され、その１つの入力はＱ
３出力に接続され、他方の入力は３信号に接続される。

出力Ｉく９２は、ＡＮＤゲート１０６の１つの入力がＰ
Ｈ１４信号に接続され、その他方入力はＳＳ信号に接続
されるように、ＡＮＤゲート１０６および１０８の入力
が接続されている。ＡＮＤゲート１０８の１つの入力は
Ｑ２出力に接続され、他方入力はｙ］傷信号接続される
。Ｋ９３の出力は、ＡＮＤゲート１０６の１つの入力が
「ＷＴ〕信号に接続され、他方入力がＳＳ信号に接続さ
れるように、ＡＮＤゲート１０６および１０８が接続さ
れている。関連するＡＮＤゲート１０８の１つの入力は
Ｑ】出力に接続され、他方入力はＳＳ入力に接続される
。Ｋ９４出力に関連するマルチプレクサの２入力ＮＯＲ
ゲート１１０の一方入力がＰＨ１２信号に接続され、他
方入力がＳＳ入力に接続される。関連する３入力ＡＮＤ
ゲート１１４の１つの入力は０２入力に接続され、その
１つの入力は０１入力に接続され、残りのその入力は「
百入力に接続される。

出力の第２のグループでは、１（９５出力と関連するマ
ルチプレクサは、関連するＡＮＤゲート１１２の２つの
入力がそれぞれＰＨ１２入力とＳＳ入力に接続され、３
入力ＡＮＤゲート１１４の入力は１１入力、１１入力、
および５入力に接続される。類似した態様で、Ｋ９６出
力と関連するマルチプレクサは、関連するＡＮＤゲート
１１２の２つの入力がＰＨ１３入力に接続され、他方の
入力はＳＳ入力にそれぞれ接続される。関連する３入力
ＡＮＤゲート１１４のその１入力は０４入力に接続され
、１入力が０３入力に接続され、残りの入力はＳＳ入力
に接続される。Ｋ９７出力と関連するマルチプレクサは
、関連するＡＮＤゲート１１２の２つの入力がそれぞれ
ＰＨ１４とＳＳ入力に接続される。関連する３入力ＡＮ
Ｄゲート１１４の１入力は０３入力に接続され、その１
入力は０４入力に接続され、その１入力はＳＳ入力に接
続される。

動作において、ＳＳ入力信号はハイのときにセットアツ
プモードを選択し、ローのときに非選択するように動作
可能である。したがって、ＳＳ入力信号がハイのとき、
Ｋ９１出力はローであり、Ｋ９８出力はハイでハイのま
まとなる。残りの出力は位相入力ＰＨ１２−−ＰＨＩ４
の関数として規定される。前に説明したように、これは
、「１入力信号がハイである期間によって規定されるセ
ットアツプ動作の間だけ起こる。

第６図を参照すると、第２図の選択／デコード回路４８
とＰＬＡ３０の論理ブロック図が示される。第２図で含
まれるのは２つの入力、５ＥＬＢ入力と５ＥＬＡ入力で
あり、５ＥＬＢ入力はＢ端子５２に入力され、５ＥＬＡ
入力はＡ端子５０に入力される。５ＥＬＢ入力は２入力
ＯＲゲート１２０の１つの入力に接続され、その出力は
２入力ＮＡＮＤゲート１２２の１入力に接続される。Ｏ
Ｒゲート１２０の他方入力はインバータを介してセット
アツプ動作中は必ずローであるテスト回路（示されてい
ない）に接続される。ＮＡＮＤゲート１２２の他方入力
は４入力ＮＡＮＤゲート１２４の出力に接続される。Ｎ
ＡＮＤゲート１２４の４入力は種々のクロック信号に接
続され、１入力はＣＬＫ入力に接続され、１入力はＣＬ
Ｋ８信号に接続され、１入力はクロック信号ＥＮＳＳに
接続され、これはセットアツプ動作中に発生される。

セットアツプ動作中、テスト信号はＯＲゲート１２０の
出力が必ずハイであるようにローであり、ライン５２の
５ＥＬＢ信号はＯＲゲート１２０の出力に影響しない。

結果としてＮＡＮＤゲート１２２はＮＡＮＤゲート１２
４の出力のクロック信号の関数である出力を有する。他
の入力信号はセットアツプ中はハイであるので、ＮＡＮ
Ｄゲート１２２の出力はＣＬＫ４信号である。ＮＡＮＤ
ゲート１２２によるクロック信号出力は、他の３直列Ｄ
タイプフリップフロップ１２６．１２８．１３０のクロ
ック入力に、および３直列Ｄタイプフリップフロップ１
３２．１３４．１３６のクロック入力に入力される。Ｄ
タイプフリップフロップ１２６ないし１３０はフリップ
フロップ１２６のＱ出力がフリップフロップ１２８のＤ
入力に接続され、フリップフロップ１２８のＱ出力がフ
リップフロップ１３０の０入力に接続されるように構成
される。ライン５０の５ＥＬＡ信号はフリップフロップ
１２６の０入力に接続される。

類似した態様で、フリップフロップ１３２のそのＱ出力
がフリップフロップ】３４のＤ入力に接続され、フリッ
プフロップ１３４のＱ出力はフリップフロップ１３６の
０入力に接続される。フリップフロップ１３２の０入力
はＮＡＮＤゲート１３８の出力に接続される。ＮＡＮＤ
ゲート１３８の１入力はＯＲゲート１４０の出力に接続
され、他方入力はＯＲゲート１４２の出力に接続される
。

ＯＲゲート１４０の１入力はインバータ１４４を介して
テスト信号に接続され、他方入力はフリップフロップ１
３０のＱ出力に接続される。ＯＲゲート１４２の１入力
はテスト入力に接続され、他ｈ゛入力はライン５２の５
ＥＬＢ入力に接続される。

テスト信号がローでフリップフロップ１３０のＱ出力が
ハイになる前なら、ＯＲゲート１４０の出力は必ずハイ
であり、ＯＲゲート１４２の出力はライン５２の５ＥＬ
Ｂの論理状態によって決定される。

フリップフロップ１２６ないし１３０は５ＥＬＡ端子５
０の直列アドレス入力の３ビツト値をストアするように
動作可能である。類似した態様で、３つのフリップフロ
ップ１３２ないし１３６は５ＥＬＢ端子５２の直列アド
レス値入力をストアするように動作可能である。フリッ
プフロップ１２６ないし１３０のＱとＱ出力は８選択の
内の１１固を与えるためにオプション選択ＰＬＡに入力
される。類似した態様で、３つのフリップフロップ１３
２ないし１３６のＱ出力はデコード回路１４８に入力さ
れ、その真のまた補の形がオプション選択ＰＬＡ１４６
に入力される。デコード回路１４８はフリップフロップ
１３２ないし１３６の３ビツト値がＲ端子３８またはＣ
端子４０のどちらの４間の鎖の１つに対応するかを本質
的にデコードする。デコード回路１４８は３つの２入力
ＯＲゲートからなり、その出力は３入力ＮＡＮＤゲート
の入力に接続される。３入力ＮＡＮＤゲートの出力はデ
コード回路１４８の出力を与える。デコード回路１４８
における第１および第２のＯＲゲートのその１入力は共
通してフリップフロップ１３２のＱ出力に接続される。

第１および第３のＯＲゲートのその１入力はフリップフ
ロップ１３４のＱ出力に共通して接続される。第２およ
び第３のＯＲ’ｌ’−１−の１入力はフリップフロップ
１３６のＱ出力に共通して接続される。したがって、フ
リップフロップ１３２ないし１３６に少なくとも２個の
Ｏがストアされると、デコード回路１４８の出力は論理
ローである。これは受取られたアドレスはＣ端子４０に
よって発生されたアドレス値の１つであることを示し、
フリップフロップ１３２ないし１３６に少なくとも２個
の論理“１“があると、出力デコード回路１４８は論理
ハイであり、１つのアドレス値がＲ端子３８によって出
力されたことを示す。したがって、デコード回路１４８
はＰＬＡアドレス入力がＲ端子３８またはＣ端子４０の
どちらに接続されたかを険出し、追加の情報ビットを与
える。５ＥＬＡアドレスと組合わせられて、これはオプ
ション選択ＰＬＡ１４６に４ビツトアドレス入力を与え
る。

オプション選択ＰＬＡ１４６はバス３２に１６の出力を
与えるように動作可能であり、１６の異なる国コードま
たは１６の選択を示す。この情報は次に関数発生器１２
に出力され、その特定の国に対する出力ダイヤリングフ
ォーマットの種々のパラメータを決定する。

動作において、フックから受話器を外した際のＨＫ　Ｓ
信号の発生はリセット信号を結果としてもたらし、各６
個のフリップフロップ１２６ないし１３６に送られて、
そのＱ出力をローにまたそのＱ出力をハイに設定する。

これはライン１５０を通してフリップフロップ１２６な
いし１３６の各リセット入力にＨＫＳ入力が接続される
ことによって容易となる。さらに、セットアツプモード
に対する駆動信号であるＥＮＳＳ信号が発生される。

上記で説明したように、アドレス発生器２０からアドレ
スを発生するように４クロックサイクル動作可能である
カウンタ４６が開始されて、これらをＲ端子３８とＣ端
子４０に出力して、／Ｘ−ド配線接続５４と５６を介し
て５ＥＬＢ端子５２と５ＥＬＡ端子５０に出力する。こ
れはカウンタ４６か時間終了になるまで起こり、そのと
き、ＥＮＳＳ信号はローとなり、データはオプション選
択ＰＬＡ１４６へのアドレスとしてラッチされる。この
動作は受話器が上げられる度に起こり、フリップフロッ
プ１２６ないし１３６にストアされるアドレスで起こる
エラーまたはグリッチが訂正される。これは本質的に自
動リセット動作である。

さらにアドレスビットを発生させるために、フリップフ
ロップ１３２ないし１３６にストアされるデータはさら
に２つの排他的ＯＲゲート１５２と１５４によってデコ
ードされる。排他的ＯＲゲート１５２の１入力はフリッ
プフロップ１３４のＱ出力に接続され、他方入力はフリ
ップフロップ１３６のＱ出力に接続される。類似した態
様で、排他的ＯＲゲート１５４の１入力はフリップフロ
ップ１３２のＱ出力に接続され、他方入力はフリップフ
ロップ１３６のＱ出力に接続される。排他的ＯＲゲート
１５２と１５４は追加の２ビツトのアドレス情報を与え
、これはオプション選択ＰＬＡ１４６における選択した
国に対する別の機能として使用される。したがって、追
加の２端子５０と５２は、合計６４のオプションのアド
レス性能を可能にするのがわかるが、すべてのこれらの
６４個のオプションは使用されていない。

第７図を参照すると、カウンタ４６のブロック図が示さ
れ、２進カウント値を発生させるための複数個の２進出
力ををする２進カウンタ１６０からなる。このカウンタ
はマスタクロックおよびリセット信号によって制御され
る。リセット信号は最初のセットアツプ動作が始まると
ＨＫ　Ｓ信号の受取りによって最初に発生される。この
リセット信号はそのすべての出力においてカウンタを０
の値にリセットし、ラッチ１６２のＱ出力を論理゛１′
にリセットする。ラッチ１６２のクロック入力はマスタ
クロックに接続され、そのデータ入力は２入力ＡＮＤゲ
ート１６４を介してカウンタ１６０の最初の２ビツトに
接続される。したがって、カウンタ１６０が４つの値を
カウントすると、ＡＮＤゲート１６４の両入力に１が存
在し、結果としてラッチ１６２のデータ入力に１をもた
らす。

この論理１が論理“Ｏ＃とじてＱ出力にクロック動作さ
れると、リセットされるまでそこでラッチされたままと
なる。したがってラッチ１６２は４カウントの後ＳＳ信
号をローにラッチするように動作可能である。したがっ
て、ラッチ１６２はカウンタ１６０と関連して動作可能
であり、カウンタ１６０の最初の４カウンタの間にセッ
トアツプ動作が開始されるのを可能にする。これはフッ
クスイッチか閉じられると起こるリセット動作に応答す
る。

まとめると、ダイヤラーにアドレス機構が与えられた。

アドレス機構は内部ピンを多重化するために内部多重化
回路を使用して回路の他のピンとのハード配線接続のた
めの内部的に発生されたアドレスを出力する。プログラ
ムモードの際に出力される予め定められたアドレスパタ
ーンはデコードピンに選択的にハード配線され、デコー
ド動作はＰＬＡに入力するための内部的に発生されたア
ドレスを回復する。ＰＬＡの出力はダイヤラーの最終的
関数を決定するための制御ラインを与える。

こうして、内部アドレス発生器はこのａ！能のためにほ
んの少しの追加のピンだけを必要として、複数個の関数
の間の選択を可能にする。

好ましい実施例が詳細に説明されているが、前掲の特許
請求の範囲によって規定されたこの発明の精神および範
囲から逸脱することなく種々の変化、代用および変更が
行なわれることは理解される。

【図面の簡単な説明】

第１図は本発明の基本的なブロック図を示す。 第２図はダイヤラーのより詳細なブロック図を示す。 第３図はスキャン論理および多重化回路の詳細な図を示
す。 第４図は位相発生器の論理図を示す。 第５図は多重化回路の論理図を示す。 第６図は選択デコーダおよびＰＬＡの論理図を示す。 第７図はタイミング制御を発生させるためのカウンタ回
路の論理図を示す。 図において１０はＩ１０ピン、１４はマルチプレクサ、
２０はアドレス発生器、２４はインターフェイス回路、
２６はバス、２８はデコーダ、３０はＰＬＡ、１２は関
数発生器、５０と５２は入力ピン、５４と５６はハード
線接続である。 ２面の浄ＩＦ（内容に変更なし） ＦＩＣ；、　　２ 手続補正書（方式） 平成２年り月／θ日 ２、発明の名称 プログラム可能制御回路および制御信号を発生させるた
めの方法３、補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国、テキサス州、キャロルトンエ
レクトロニクス・ドライブ、１３１０名称　　ニス・ジ
ー・ニス・トムソン・マイクロエレクトロニクス・イン
コーホレーテッド代表者　ダニエル・ケイサーク ４、代理人 住　所　大阪市北区南森町２丁目１番２９号　住友銀行
南森町ビル６、補正の対象 図面全図 ７、補正の内容 別紙の通り。なお、図面は内容には変更なし。 以上 自発補正

Claims (15)

【特許請求の範囲】
1. （１）プログラム可能制御回路であって、 複数個の入力／出力ピンと、 各入力／出力ピンに対して別個のまた予め定められた直
   列アドレスを発生させるためのアドレス発生器と、 前記入力／出力ピンとインターフェイスして予め定めら
   れた関数を達成するための関数発生器と、正常の動作モ
   ードのときは前記関数発生器を選択し、またはセットア
   ップ動作モードのときは前記アドレス発生器を選択し、
   前記入力／出力ピンとインターフェイスするマルチプレ
   クサ回路と、前記複数個の入力／出力ピンよりも少ない
   数を有する複数個のアドレス入力ピンと、 前記入力／出力ピンの選択されたものを前記アドレス入
   力ピンの選択されたものにインターフェイスするための
   インターフェイス手段と、 前記セットアップ動作中に前記アドレス入力ピンで受取
   られた前記アドレスをデコーダおよびラッチするための
   デコーダ手段と、 各デコード可能アドレスに対して別個のまた予め定めら
   れた制御信号を出力するためのアドレス可能制御信号発
   生器とを含み、前記予め定められた制御信号は前記関数
   発生器によって使用され、さらに 前記アドレス発生器を選択するために前記マルチプレク
   サを制御するように、また前記入力アドレスピンの前記
   受取られたアドレスをデコードおよびラッチするための
   前記デコード手段を制御するために、セットアップ信号
   を発生させるための制御手段を含む、制御回路。
2. （２）前記関数発生器が予め定められた数の関数を達成
   し、各関数はアドレス可能制御信号発生器によって出力
   される前記制御信号の１つによって選択される、請求項
   １に記載の制御回路。
3. （３）前記アドレス発生器、関数発生器、マルチプレク
   サ、デコード手段、アドレス可能制御発生器、および制
   御手段はパッケージの境界内に含まれ、前記入力／出力
   ピンとアドレス入力ピンは前記パッケージの内部とその
   外部の間をインターフェイスし、前記インターフェイス
   手段はその外部にある、請求項１に記載の制御回路。
4. （４）前記インターフェイス手段は、前記アドレス入力
   ピンの選択されたものと前記入力／出力ピンの選択され
   たものの間に選択的に接続される複数個のハード配線相
   互接続を含む、請求項１に記載の制御回路。
5. （５）前記アドレス入力ピンの各々が前記入力／出力ピ
   ンの選択された１個に接続される、請求項４に記載の制
   御回路。
6. （６）前記デコード手段は直列アドレスを受取り、前記
   直列アドレスをデコードして前記制御信号発生器への入
   力として並列アドレスを出力するための手段を含む、請
   求項１に記載の制御回路。
7. （７）前記制御信号発生器はアドレス入力と制御信号出
   力を有するプログラム可能論理アレイを含み、各制御信
   号出力はそのアドレス入力に入力される関連するアドレ
   スに応答して活性化される、請求項１に記載の制御回路
   。
8. （８）前記制御手段が、 予め定められたカウントを与えおよび外部セットアップ
   信号を受取ると開始されるカウンタと、前記カウンタの
   動作の際に内部セットアップ信号を発生するための手段
   とを含み、前記内部セットアップ信号はセットアップ動
   作の間は前記マルチプレクサ、前記アドレス発生器、お
   よび前記デコード手段を制御し、またこの動作中に前記
   関数発生器の動作を禁止するために使用され、前記カウ
   ンタ手段は前記外部セットアップ信号の発生によって前
   記内部セットアップ動作を開始させる、請求項１に記載
   の制御回路。
9. （９）前記入力／出力ピンは少なくとも２つのグループ
   に分けられ、前記アドレス入力ピンは少なくとも２つの
   アドレス入力ピンを含み、前記予め定められたアドレス
   は２進アドレスであり、前記デコード手段は直列・並列
   変換器を含んで前記アドレス入力ピンの第１の１個に受
   取られた２進アドレスを変換して並列２進アドレスを与
   え、また前記入力／出力ピンの前記第１および第２のグ
   ループのどちらが前記アドレス入力ピンの前記第２に接
   続されて前記制御信号発生器の入力のために追加のバイ
   ナリビットアドレス情報を与えたかを決定するための手
   段とを含む、請求項１に記載の制御回路。
10. （１０）与えられたパッケージに最小の数のピンで制御
    信号を発生させるための方法であって、複数個の入力／
    出力ピンを介してパッケージの外部にインターフェイス
    するために正常の動作モードで動作するための内部関数
    を発生させるステップと、 セットアップの際各入力／出力ピンに対して別個のまた
    予め定められた直列アドレスを発生させるステップと、 セットアップ動作中は発生されたアドレスを入力／出力
    ピンで選択的にインターフェイスし、正常モード中は発
    生された関数を入力／出力ピンで選択的にインターフェ
    イスするステップと、入力／出力ピンの選択されたもの
    をアドレス入力ピンに外部的に接続するステップとを含
    み、アドレス入力ピンは複数個の入力／出力ピンよりも
    少ない数を有し、さらに セットアップ動作中のアドレス入力ピンの受取られたア
    ドレスをデコードおよびラッチするステップと、 受取られた各前記の予め定められたアドレスに対して別
    個のまた予め定められた制御信号を発生させるステップ
    とを含み、制御信号は次に関数発生を制御するために使
    用され、さらに セットアップモードまたは正常な動作モードのどちらか
    で動作するように制御回路を制御するステップを含む、
    方法。
11. （１１）内部関数を発生させるステップが複数個の関数
    の１つを発生させるステップを含み、各関数は各制御信
    号と関連して、複数個の発生された関数の１個は制御信
    号の発生に応答して発生させられる、請求項１０に記載
    の方法。
12. （１２）インターフェイスのステップが入力／出力ピン
    の選択された１個をアドレス入力ピンの選択された１個
    にハード配線するのを含む、請求項１０に記載の方法。
13. （１３）ハード配線のステップが各アドレス入力ピンを
    入力／出力ピンの選択された１個にハード配線するのを
    含む、請求項１２に記載の方法。
14. （１４）予め定められたアドレスは２進アドレスであり
    、デコードのステップは受取られたアドレスの少なくと
    も一部分を直列アドレスから並列アドレスに変換するの
    を含む、請求項１０に記載の方法。
15. （１５）制御のステップが、 外部セットアップ信号の受取に応答して制御セットアッ
    プ動作を開始するステップと、 予め定められた持続期間の後セットアップ動作を終了さ
    せて、外部セットアップ信号が受取られる度にセットア
    ップ動作が開始されるようにするステップとを含む、請
    求項１０に記載の方法。