JPH0769399B2 - Ｌｓｉテスト方式 - Google Patents
Ｌｓｉテスト方式Info
- Publication number
- JPH0769399B2 JPH0769399B2 JP60065268A JP6526885A JPH0769399B2 JP H0769399 B2 JPH0769399 B2 JP H0769399B2 JP 60065268 A JP60065268 A JP 60065268A JP 6526885 A JP6526885 A JP 6526885A JP H0769399 B2 JPH0769399 B2 JP H0769399B2
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- Japan
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- test
- input
- output
- block
- pins
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は、LSI内部の論理要素を所定本数の入力ピン及
び出力ピンを共通として複数のブロックに分け、各ブロ
ック毎にテストを実施可能とするLSIのテスト方式に関
する。
び出力ピンを共通として複数のブロックに分け、各ブロ
ック毎にテストを実施可能とするLSIのテスト方式に関
する。
［発明の技術的背景とその問題点］ 近年、LSIの高集積化が進むに連れ、その内部論理要素
のテスト手段が問題になっている。この際の従来のLSI
内部のテスト回路の構成を第２図に示す。図中、21はLS
I、22は複数本の入力ピン、23は同出力ピン、24はテス
ト専用ピン、25は入力線切換回路、26は出力線切換回路
である。この第２図の構成に於けるテスト動作は、テス
ト専用ピン24の信号により入力線切換回路25、及び出力
線切換回路26を切換制御して、二重化された入力ピン2
2、出力ピン23の選択使用により、通常、直接に入力或
いは出力できない信号を外部から直接に入力し、或いは
外部へ直接出力することによってテストの容易化を図っ
ていた。
のテスト手段が問題になっている。この際の従来のLSI
内部のテスト回路の構成を第２図に示す。図中、21はLS
I、22は複数本の入力ピン、23は同出力ピン、24はテス
ト専用ピン、25は入力線切換回路、26は出力線切換回路
である。この第２図の構成に於けるテスト動作は、テス
ト専用ピン24の信号により入力線切換回路25、及び出力
線切換回路26を切換制御して、二重化された入力ピン2
2、出力ピン23の選択使用により、通常、直接に入力或
いは出力できない信号を外部から直接に入力し、或いは
外部へ直接出力することによってテストの容易化を図っ
ていた。
しかしながら最近では、LSIの大規模化、繁雑化が進
み、これに伴ってLSI内部をいくつかのブロックに分割
して、各ブロック毎にテストを実施する手段が必要にな
ってきた。このブロック単位のテストを可能にするた
め、従来ではブロック数に相当するテストピンと、入力
ピン及び出力ピンの多重化（切換え使用）が必要とされ
ていた。従って従来ではテストピンが増加し、これに伴
って有効信号ピンが減少して、限られたピンを有効活用
する上で大きな妨げになるという問題が生じていた。
み、これに伴ってLSI内部をいくつかのブロックに分割
して、各ブロック毎にテストを実施する手段が必要にな
ってきた。このブロック単位のテストを可能にするた
め、従来ではブロック数に相当するテストピンと、入力
ピン及び出力ピンの多重化（切換え使用）が必要とされ
ていた。従って従来ではテストピンが増加し、これに伴
って有効信号ピンが減少して、限られたピンを有効活用
する上で大きな妨げになるという問題が生じていた。
［発明の目的］ 本発明は上記実情に鑑みなされたもので、 LSI内部の論理要素を所定本数の入力ピン及び出力ピン
を共通として複数のブロックに分け、各ブロック毎にテ
ストを実施可能とするLSIに於いて、テストピンの増加
を招くことなく、１本のテストピンを有効に用い限られ
た信号入出力ピンの有効活用を計ったもので、只一本の
テストピンにより、LSI内部に於けるノーマルモード／
テストモードの切換、並びにテスト対象ブロックを上記
入出力ピンへ選択的に回路接続するためのブロック指定
情報の設定制御を可能にしたLSIテスト方式を提供する
ことを目的とする。
を共通として複数のブロックに分け、各ブロック毎にテ
ストを実施可能とするLSIに於いて、テストピンの増加
を招くことなく、１本のテストピンを有効に用い限られ
た信号入出力ピンの有効活用を計ったもので、只一本の
テストピンにより、LSI内部に於けるノーマルモード／
テストモードの切換、並びにテスト対象ブロックを上記
入出力ピンへ選択的に回路接続するためのブロック指定
情報の設定制御を可能にしたLSIテスト方式を提供する
ことを目的とする。
［発明の概要］ 本発明は、LSI内部の論理要素を所定本数の入力ピン及
び出力ピンを共通として複数のブロックに分け、各ブロ
ック毎にテストを実施可能とするLSIに於いて、只１本
のテストピンと、上記入力ピンのうちの予め定められた
一部のピンより入力されるブロック指定コードを貯える
フリップフロップと、このフリップフロップの各ビット
出力を選択的に有効にするためのノーマルモード／テス
トモードの切換用ゲートと、任意の一つのブロックを上
記入出力ピン間に選択的に回路接続する選択回路とを有
し、上記只１本のテストピンにより、上記入力ピンのう
ちの予め定められた一部のピンより入力されるブロック
指定コードを上記フリップフロップに設定制御するとと
もに、上記ゲートを制御して上記フリップフロップの各
ビット出力を選択的に有効化する構成としたもので、こ
れにより、テストピンの増加を招くことなく、只１本の
テストピンを有効に用いて、LSI内部のブロック単位の
テスト動作を能率良く実施できる。
び出力ピンを共通として複数のブロックに分け、各ブロ
ック毎にテストを実施可能とするLSIに於いて、只１本
のテストピンと、上記入力ピンのうちの予め定められた
一部のピンより入力されるブロック指定コードを貯える
フリップフロップと、このフリップフロップの各ビット
出力を選択的に有効にするためのノーマルモード／テス
トモードの切換用ゲートと、任意の一つのブロックを上
記入出力ピン間に選択的に回路接続する選択回路とを有
し、上記只１本のテストピンにより、上記入力ピンのう
ちの予め定められた一部のピンより入力されるブロック
指定コードを上記フリップフロップに設定制御するとと
もに、上記ゲートを制御して上記フリップフロップの各
ビット出力を選択的に有効化する構成としたもので、こ
れにより、テストピンの増加を招くことなく、只１本の
テストピンを有効に用いて、LSI内部のブロック単位の
テスト動作を能率良く実施できる。
［発明の実施例］ 以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例を示す回路ブロック図であ
る。ここではLSIの内部論理要素を４分割して４つのブ
ロックとし、入力ピン、出力ピンを４重化してテストを
容易化する場合を例にその構成を示している。図中、１
はLSI、２は複数本の入力ピン、３は同じく複数本の出
力ピン、４は只１本のテストピンである。５は上記入力
ピン２の内の特定の２本のピンより同時に入力される２
ビットのブロック指定コードをテストピン４のテスト信
号の立上がり（“偽”→“真”）でセットするフリップ
フロップ（F/F）である。６はフリップフロップ５の出
力をデコードするデコーダである。７はデコーダ６の出
力を制御するゲートであり、テストピン４のテスト信号
が“真”の期間に亙りデコーダ６の出力信号を有効にす
る。８はゲート７を介したデコーダ６の出力信号をブロ
ック指定信号として後述する入力線選択回路９、及び出
力線選択回路10に供給するブロック選択線である。９は
テストモード時（テストピン４上の信号が“真”となっ
ているとき）に、対応するブロック選択線８の選択信号
“真”を受けて、入力ピン２を対応するブロックとの間
を選択的に回路接続し、それ以外の通常動作時（テスト
ピン４上の信号が“偽""となっているとき）は、入力出
力信号選択線11上の全ブロックに共通の選択信号“真”
を受けて、入力ピン２と全てのブロック（０〜３）との
間を回路接続する入力線選択回路である。10は上記テス
トモード時に、対応するブロック選択線８の選択信号
“真”を受けて、対応するブロックと出力ピン３との間
を選択的に回路接続し、それ以外の通常動作時は、出力
線選択回路10上の全ブロックに共通の選択信号“真”を
受けて、全てのブロック（０〜３）と出力ピン３との間
を回路接続する出力線選択回路である。11はテストピン
４上の信号を反転し、通常動作モード時の全ブロックに
共通の入力出力選択信号として上記入力線選択回路９及
び出力線選択回路10に供給するための入力出力信号選択
線である。12はLSI内部の論理要素を分割したブロック
であり、ここでは４つのブロックに分割されている。
る。ここではLSIの内部論理要素を４分割して４つのブ
ロックとし、入力ピン、出力ピンを４重化してテストを
容易化する場合を例にその構成を示している。図中、１
はLSI、２は複数本の入力ピン、３は同じく複数本の出
力ピン、４は只１本のテストピンである。５は上記入力
ピン２の内の特定の２本のピンより同時に入力される２
ビットのブロック指定コードをテストピン４のテスト信
号の立上がり（“偽”→“真”）でセットするフリップ
フロップ（F/F）である。６はフリップフロップ５の出
力をデコードするデコーダである。７はデコーダ６の出
力を制御するゲートであり、テストピン４のテスト信号
が“真”の期間に亙りデコーダ６の出力信号を有効にす
る。８はゲート７を介したデコーダ６の出力信号をブロ
ック指定信号として後述する入力線選択回路９、及び出
力線選択回路10に供給するブロック選択線である。９は
テストモード時（テストピン４上の信号が“真”となっ
ているとき）に、対応するブロック選択線８の選択信号
“真”を受けて、入力ピン２を対応するブロックとの間
を選択的に回路接続し、それ以外の通常動作時（テスト
ピン４上の信号が“偽""となっているとき）は、入力出
力信号選択線11上の全ブロックに共通の選択信号“真”
を受けて、入力ピン２と全てのブロック（０〜３）との
間を回路接続する入力線選択回路である。10は上記テス
トモード時に、対応するブロック選択線８の選択信号
“真”を受けて、対応するブロックと出力ピン３との間
を選択的に回路接続し、それ以外の通常動作時は、出力
線選択回路10上の全ブロックに共通の選択信号“真”を
受けて、全てのブロック（０〜３）と出力ピン３との間
を回路接続する出力線選択回路である。11はテストピン
４上の信号を反転し、通常動作モード時の全ブロックに
共通の入力出力選択信号として上記入力線選択回路９及
び出力線選択回路10に供給するための入力出力信号選択
線である。12はLSI内部の論理要素を分割したブロック
であり、ここでは４つのブロックに分割されている。
ここで、一実施例に於けるテスト動作を説明する。先
ず、入力ピン２の内の予め定められた２本の特定ピンに
２ビットのブロック指定コードが与えられ、次にテスト
ピン４上に“真”値のテスト信号が供給されることによ
り、上記特定ピン上のブロック指定コードがフリップフ
ロップ５にラッチされる。このフリップフロップ５の出
力はデコーダ６によってデコードされる。即ち、フリッ
プフロップ５の出力が、MSB,LSBの２ビット共“偽”で
あればブロック０、MSBが“偽”でLSBが“真”であれば
ブロック１、MSBが“真”でLSBが“偽”であればブロッ
ク２、MSB,LSBの２ビット共“真”であればブロック３
の選択信号が出力される。
ず、入力ピン２の内の予め定められた２本の特定ピンに
２ビットのブロック指定コードが与えられ、次にテスト
ピン４上に“真”値のテスト信号が供給されることによ
り、上記特定ピン上のブロック指定コードがフリップフ
ロップ５にラッチされる。このフリップフロップ５の出
力はデコーダ６によってデコードされる。即ち、フリッ
プフロップ５の出力が、MSB,LSBの２ビット共“偽”で
あればブロック０、MSBが“偽”でLSBが“真”であれば
ブロック１、MSBが“真”でLSBが“偽”であればブロッ
ク２、MSB,LSBの２ビット共“真”であればブロック３
の選択信号が出力される。
ここで、テストピン４のテスト信号が“真”であると、
その期間に亙ってゲート７が開かれ、上記デコーダ６よ
り出力された信号がブロック選択線８を介し入力線選択
回路９、及び出力線選択回路10に供給されて、そのう
ち、“真”値の信号を受けた選択回路のみが選択的に回
路接続状態となって、対応するブロックがテスト対象と
して入力ピン２、及び出力ピン３間に回路接続される。
即ち、フリップフロップ５の出力が、MSB,LSBの２ビッ
ト共“偽”である際は、そのデコーダ６の出力によって
ブロック０が選択的に入力ピン２、及び出力ピン３間に
テスト対象として回路接続され、又、MSBが“偽",LSBが
“真”である際は、上記同様にしてブロック１が選択的
に入力ピン２、及び出力ピン３間に回路接続され、MSB
が“真",LSBが“偽”である際は、上記同様にしてブロ
ック２が選択的に入力ピン２、及び出力ピン３間に回路
接続され、MSB,LSBの２ビット共“真”である際は、上
記同様にしてブロック３が選択的に入力ピン２、及び出
力ピン３間に回路接続される。このようにして、テスト
対象ブロックが選択され、入力ピン２、及び出力ピン３
間に回路接続された後、同ブロックをテストするための
入力信号が入力ピン２に与えられることによって、その
テスト結果が出力ピン３より出力される。そして上記１
ブロックのテストが終了したならば、テストピン４上の
テスト信号を“偽”とし、次に再び“真”のテスト信号
を供給して、次のテストの対象となるブロックを指定す
るためのブロック指定コードを入力ピン２を介し、フリ
ップフロップ５にラッチすることにより、上記同様にし
て指定された任意ブロックのテストが可能となる。この
ように、テストピン４に供給される信号をテスト時のみ
真値とすることにより、入力ピン２の信号ラインを有効
に用いて、テスト対象ブロックの指定、及びテストモー
ドの設定が行なえる。
その期間に亙ってゲート７が開かれ、上記デコーダ６よ
り出力された信号がブロック選択線８を介し入力線選択
回路９、及び出力線選択回路10に供給されて、そのう
ち、“真”値の信号を受けた選択回路のみが選択的に回
路接続状態となって、対応するブロックがテスト対象と
して入力ピン２、及び出力ピン３間に回路接続される。
即ち、フリップフロップ５の出力が、MSB,LSBの２ビッ
ト共“偽”である際は、そのデコーダ６の出力によって
ブロック０が選択的に入力ピン２、及び出力ピン３間に
テスト対象として回路接続され、又、MSBが“偽",LSBが
“真”である際は、上記同様にしてブロック１が選択的
に入力ピン２、及び出力ピン３間に回路接続され、MSB
が“真",LSBが“偽”である際は、上記同様にしてブロ
ック２が選択的に入力ピン２、及び出力ピン３間に回路
接続され、MSB,LSBの２ビット共“真”である際は、上
記同様にしてブロック３が選択的に入力ピン２、及び出
力ピン３間に回路接続される。このようにして、テスト
対象ブロックが選択され、入力ピン２、及び出力ピン３
間に回路接続された後、同ブロックをテストするための
入力信号が入力ピン２に与えられることによって、その
テスト結果が出力ピン３より出力される。そして上記１
ブロックのテストが終了したならば、テストピン４上の
テスト信号を“偽”とし、次に再び“真”のテスト信号
を供給して、次のテストの対象となるブロックを指定す
るためのブロック指定コードを入力ピン２を介し、フリ
ップフロップ５にラッチすることにより、上記同様にし
て指定された任意ブロックのテストが可能となる。この
ように、テストピン４に供給される信号をテスト時のみ
真値とすることにより、入力ピン２の信号ラインを有効
に用いて、テスト対象ブロックの指定、及びテストモー
ドの設定が行なえる。
尚、テストピン４上の信号が“偽”状態のままである際
は、ゲート７が閉じられ、代って入力出力信号選択線11
上の信号が“真”値となって、全てのブロック（０〜
３）が共通に入力ピン２及び出力ピン３の回路接続対象
となり、通常の動作モード（ノーマルモード）となる。
は、ゲート７が閉じられ、代って入力出力信号選択線11
上の信号が“真”値となって、全てのブロック（０〜
３）が共通に入力ピン２及び出力ピン３の回路接続対象
となり、通常の動作モード（ノーマルモード）となる。
このように、テストピン１本だけで、入力ピン、出力ピ
ンを多重化させて、LSI内を分割されたブロック毎にテ
ストでき、通常動作のための有効信号ピン数を減少させ
ることなしに、ブロック単位のテストを能率良く迅速に
行なうことができる。
ンを多重化させて、LSI内を分割されたブロック毎にテ
ストでき、通常動作のための有効信号ピン数を減少させ
ることなしに、ブロック単位のテストを能率良く迅速に
行なうことができる。
尚、上記した実施例に於いては、フリップフロップ５の
出力をデコーダ６でデコードした後、ゲート７及びブロ
ック選択線８を介して入力線選択回路９及び出力線選択
回路10に供給する構成としているが、例えばデコーダ６
を省き、フリップフロップ５の出力ビットに対応してブ
ロック選択を行なう構成としてもよい。
出力をデコーダ６でデコードした後、ゲート７及びブロ
ック選択線８を介して入力線選択回路９及び出力線選択
回路10に供給する構成としているが、例えばデコーダ６
を省き、フリップフロップ５の出力ビットに対応してブ
ロック選択を行なう構成としてもよい。
［発明の効果］ 以上詳記したように本発明のLSIテスト方式によれば、L
SI内部の論理要素を所定本数の入力ピン及び出力ピンを
共通として複数のブロックに分け、各ブロック毎にテス
トを実施可能とするLSIに於いて、只１本のテストピン
と、上記入力ピンのうちの予め定められた一部のピンよ
り入力されるブロック指定コードを貯えるフリップフロ
ップと、このフリップフロップの各ビット出力を選択的
に有効にするためのノーマルモード／テストモードの切
換用ゲートと、任意の一つのブロックを上記入出力ピン
間に選択的に回路接続する選択回路とを有し、上記只１
本のテストピンにより、上記入力ピンのうちの予め定め
られた一部のピンより入力されるブロック指定コードを
上記フリップフロップに設定制御するとともに、上記ゲ
ートを制御して上記フリップフロップの各ビット出力を
選択的に有効化する構成としたことにより、テストピン
の増加を招くことなく、只１本のテストピンを有効に用
いて、LSI内部のブロック単位のテスト動作を能率良く
実施できる。
SI内部の論理要素を所定本数の入力ピン及び出力ピンを
共通として複数のブロックに分け、各ブロック毎にテス
トを実施可能とするLSIに於いて、只１本のテストピン
と、上記入力ピンのうちの予め定められた一部のピンよ
り入力されるブロック指定コードを貯えるフリップフロ
ップと、このフリップフロップの各ビット出力を選択的
に有効にするためのノーマルモード／テストモードの切
換用ゲートと、任意の一つのブロックを上記入出力ピン
間に選択的に回路接続する選択回路とを有し、上記只１
本のテストピンにより、上記入力ピンのうちの予め定め
られた一部のピンより入力されるブロック指定コードを
上記フリップフロップに設定制御するとともに、上記ゲ
ートを制御して上記フリップフロップの各ビット出力を
選択的に有効化する構成としたことにより、テストピン
の増加を招くことなく、只１本のテストピンを有効に用
いて、LSI内部のブロック単位のテスト動作を能率良く
実施できる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のLSI内部テスト機構を示すブロック図である。 １……LSI、２……入力ピン、３……出力ピン、４……
テストピン、５……フリップフロップ（F/F）、６……
デコーダ、７……ゲート、８……ブロック選択線、９…
…入力線選択回路、10……出力線選択回路、11……入力
・出力信号選択線、12……ブロック。
従来のLSI内部テスト機構を示すブロック図である。 １……LSI、２……入力ピン、３……出力ピン、４……
テストピン、５……フリップフロップ（F/F）、６……
デコーダ、７……ゲート、８……ブロック選択線、９…
…入力線選択回路、10……出力線選択回路、11……入力
・出力信号選択線、12……ブロック。
Claims (1)
- 【請求項１】LSI内部の論理要素を所定本数の入力ピン
及び出力ピンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするLSIに於いて、テス
トピンと、同テストピンから入力される信号に従い、上
記入力ピンから入力される、上記各ブロックを選択指定
するためのブロック指定コードを保持するフリップフロ
ップと、このフリップフロップの出力を上記テストピン
から入力される信号により有効化するゲートと、このゲ
ートにより有効化された上記フリップフロップの出力ビ
ット内容に従い上記複数のブロックの一つを選択し、同
ブロックの入力ピン及び出力ピンを介しての信号の入出
力を可能にする選択回路とを具備し、上記テストピンに
て、LSI内部のテストモードへの切換制御と、入力ピン
を介して入力されるテスト対象ブロック指定情報の設定
制御とを行なうことを特徴としたLSIテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065268A JPH0769399B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065268A JPH0769399B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61223669A JPS61223669A (ja) | 1986-10-04 |
| JPH0769399B2 true JPH0769399B2 (ja) | 1995-07-31 |
Family
ID=13282003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065268A Expired - Lifetime JPH0769399B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769399B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728006B2 (ja) * | 1987-02-23 | 1995-03-29 | 日本電気株式会社 | 半導体集積回路 |
| JPH0712073B2 (ja) * | 1987-07-27 | 1995-02-08 | 日本電気株式会社 | 故障検出回路付き大規模集積回路 |
| JPH0417035A (ja) * | 1990-05-11 | 1992-01-21 | Sharp Corp | 集積回路の動作状態設定回路 |
| US6499125B1 (en) | 1998-11-24 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Method for inserting test circuit and method for converting test data |
| JP4748337B2 (ja) * | 2000-09-26 | 2011-08-17 | 大日本印刷株式会社 | 半導体回路のテスト用設計回路パタン |
-
1985
- 1985-03-29 JP JP60065268A patent/JPH0769399B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61223669A (ja) | 1986-10-04 |
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