JPH02180069A - 回路内蔵受光素子の製造方法 - Google Patents
回路内蔵受光素子の製造方法Info
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- JPH02180069A JPH02180069A JP63334175A JP33417588A JPH02180069A JP H02180069 A JPH02180069 A JP H02180069A JP 63334175 A JP63334175 A JP 63334175A JP 33417588 A JP33417588 A JP 33417588A JP H02180069 A JPH02180069 A JP H02180069A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、高速かつ高感度の回路内蔵受光素子の構造の
改良に関するものである。
改良に関するものである。
（従来の技術）
フォトダイオードのような受光素子は、部品としての高
機能化、小型化の要求に伴なって、トランジスタのよう
な周辺の信号処理回路素子と一体化されて、回路内蔵受
光素子として普及してきている。
機能化、小型化の要求に伴なって、トランジスタのよう
な周辺の信号処理回路素子と一体化されて、回路内蔵受
光素子として普及してきている。
回路内蔵受光素子は、一般的にバイポーラＩＣと同様の
工程で作成されている。すなわち、例えば、Ｐ型半導体
基板の表面に、素子の直列抵抗を減少させるためのＮ型
埋込拡散層を形成した後、その上にＮｆｆ１工ピタキシ
ヤル層を形成し、その後ろ素子間の分離層全形成し、分
離層と分離層との間に、受光素子又は回路素子を形成し
て、回路内蔵受光素子が形成される。各素子間には必要
な配線が施される。従って、受光素子であるフォトダイ
オードの部分と、回路素子であるトランジスタの部分の
エピタキシャル層は、同じ厚さであり、比抵抗も同じで
ある。
工程で作成されている。すなわち、例えば、Ｐ型半導体
基板の表面に、素子の直列抵抗を減少させるためのＮ型
埋込拡散層を形成した後、その上にＮｆｆ１工ピタキシ
ヤル層を形成し、その後ろ素子間の分離層全形成し、分
離層と分離層との間に、受光素子又は回路素子を形成し
て、回路内蔵受光素子が形成される。各素子間には必要
な配線が施される。従って、受光素子であるフォトダイ
オードの部分と、回路素子であるトランジスタの部分の
エピタキシャル層は、同じ厚さであり、比抵抗も同じで
ある。
回路内蔵受光素子を高速かつ高感度にするためには、フ
ォトダイオード部のエピタキシャル層の比抵抗を高く、
厚さを厚くし、トランジスタ部のエピタキシャル層の比
抵抗を前記の比抵抗とは異なる適切な値にし、厚さを薄
くする必要がある。
ォトダイオード部のエピタキシャル層の比抵抗を高く、
厚さを厚くし、トランジスタ部のエピタキシャル層の比
抵抗を前記の比抵抗とは異なる適切な値にし、厚さを薄
くする必要がある。
以上のように、フォトダイオード部とトランジスタ部の
それぞれに、最適なエピタキシャル層の条件が異なるた
め、従来は、高速かつ高感度な回路内蔵受光素子の実現
が困難であり、その解決のために種々の考案がなされて
いた。
それぞれに、最適なエピタキシャル層の条件が異なるた
め、従来は、高速かつ高感度な回路内蔵受光素子の実現
が困難であり、その解決のために種々の考案がなされて
いた。
第１０図はその一例を示す略断面図であって、本出願人
による昭和６３年８月１日出願の特願昭６３−１９２４
７４に係るものである。図に示されるように、第１の導
電型例えばＰ型の半導体基板１の一部には凹部が設けら
れ、その他の部分は平坦にされている。これらの全面を
覆う表面が平坦なる高比抵抗エピタキシャル層３を形成
し、前記の凹部に形成される厚い高比抵抗のエピタキシ
ャル層３の部分にフォトダイオードを形成し、前記の平
坦部に形成される薄め高比抵抗のエピタキシャル層３の
部分に、第２の導電型の、例えばＮ型ウェル層５を設け
て、ここに回路素子を形成する。
による昭和６３年８月１日出願の特願昭６３−１９２４
７４に係るものである。図に示されるように、第１の導
電型例えばＰ型の半導体基板１の一部には凹部が設けら
れ、その他の部分は平坦にされている。これらの全面を
覆う表面が平坦なる高比抵抗エピタキシャル層３を形成
し、前記の凹部に形成される厚い高比抵抗のエピタキシ
ャル層３の部分にフォトダイオードを形成し、前記の平
坦部に形成される薄め高比抵抗のエピタキシャル層３の
部分に、第２の導電型の、例えばＮ型ウェル層５を設け
て、ここに回路素子を形成する。
図において、４は各素子間全分離するＰ型分離拡散層で
あり、６はＮ＋型型数散層あってトランジスタのコレク
タ又はフォトダイオードの一方の電極となる。７はＰ＋
型拡散層であってトランジスタのベース又はフォトダイ
オードの他方の電極となる。８はＮ＋型型数散層あって
、トランジスタのエミッタとなる。２はＮ＋＋埋込拡散
層である。
あり、６はＮ＋型型数散層あってトランジスタのコレク
タ又はフォトダイオードの一方の電極となる。７はＰ＋
型拡散層であってトランジスタのベース又はフォトダイ
オードの他方の電極となる。８はＮ＋型型数散層あって
、トランジスタのエミッタとなる。２はＮ＋＋埋込拡散
層である。
第１１図は他の一例を示す略断面図であって、本出願人
による昭和６３年８月１日出願の特願昭６３−１９２４
７３に係るものである。第１０図と異なる部分は次の如
くである。第１１図の場合は、Ｐ型の半導体基板１の一
部の凹部とその他の部分の平坦部との表面を覆って低比
抵抗のＮ型エピタキシャル層９を形成し、凹部に対応す
る部分に高比抵抗のエピタキシャル層３を形成し、全体
の表面が平坦にされている。前記の凹部に対応する厚い
エピタキシャル層の部分にＰＩＮフォトダイオードを形
成し、平坦部の薄いエピタキシャル層９の部分に回路素
子全形成する。第１０図と同一の部分には同一の符号を
付しである。
による昭和６３年８月１日出願の特願昭６３−１９２４
７３に係るものである。第１０図と異なる部分は次の如
くである。第１１図の場合は、Ｐ型の半導体基板１の一
部の凹部とその他の部分の平坦部との表面を覆って低比
抵抗のＮ型エピタキシャル層９を形成し、凹部に対応す
る部分に高比抵抗のエピタキシャル層３を形成し、全体
の表面が平坦にされている。前記の凹部に対応する厚い
エピタキシャル層の部分にＰＩＮフォトダイオードを形
成し、平坦部の薄いエピタキシャル層９の部分に回路素
子全形成する。第１０図と同一の部分には同一の符号を
付しである。
（発明が解決しようとする課題〕
一般に高速の回路素子は、エピタキシャル層を薄くして
実現される。より高速な回路内蔵受光素子を得るには、
回路素子部のエピタキシャル層を薄く、例えば３μｍ以
下にする必要がある。
実現される。より高速な回路内蔵受光素子を得るには、
回路素子部のエピタキシャル層を薄く、例えば３μｍ以
下にする必要がある。
前述の第１０図又は第１１図の提案例では、第１２図に
示されるように、Ｐ型の半導体基板１の凹部及び平坦部
の表面に形成された高比抵抗のエピタキシャル層３ （
＠１０図の場合）、又はＮ型エピタキシャル層９の表面
に形成された高比抵抗のエピタキシャル層３（第１１図
の場合）金、凹凸がなくなるように平坦化し、その結果
のエピタキシャル層の厚さが所望の厚さになるようにす
る必要があった。しかし、その平坦化の精度は、現状で
は、±１μｍ程度が限界であるため、回路素子部のエピ
タキシャル層の厚さは、±１μｍ程度の偏差があった。
示されるように、Ｐ型の半導体基板１の凹部及び平坦部
の表面に形成された高比抵抗のエピタキシャル層３ （
＠１０図の場合）、又はＮ型エピタキシャル層９の表面
に形成された高比抵抗のエピタキシャル層３（第１１図
の場合）金、凹凸がなくなるように平坦化し、その結果
のエピタキシャル層の厚さが所望の厚さになるようにす
る必要があった。しかし、その平坦化の精度は、現状で
は、±１μｍ程度が限界であるため、回路素子部のエピ
タキシャル層の厚さは、±１μｍ程度の偏差があった。
そのため、前述のような提案例では、回路素子部のエピ
タキシャル層全１０μｍより薄くすると、特性の偏差が
大きく、歩留１＃）が悪くなる。
タキシャル層全１０μｍより薄くすると、特性の偏差が
大きく、歩留１＃）が悪くなる。
（課題を解決するための手段）
本発明においては前述の問題を解決するため、凹部と平
坦部とを有する第１の導電型の半導体基板の凹部に高比
抵抗のエピタキシャル層全形成して同一平面とし、それ
らの表面に第２の導電型のエピタキシャル層全形成し、
凹部に対応するエピタキシャル層に受光素子を形成し、
平坦部に対応するエピタキシャル層に回路素子を形成し
た。
坦部とを有する第１の導電型の半導体基板の凹部に高比
抵抗のエピタキシャル層全形成して同一平面とし、それ
らの表面に第２の導電型のエピタキシャル層全形成し、
凹部に対応するエピタキシャル層に受光素子を形成し、
平坦部に対応するエピタキシャル層に回路素子を形成し
た。
（作用）
本発明によれば、回路素子の部分のエピタキシャル層は
、基板の表面が平坦にされたものの上に、第２の導電型
のエピタキシャル層全形成するから、その比抵抗、厚さ
等は、最適条件に精度よく制御できる。でた、平坦化の
精度が特性に与える影響は小さくなる。
、基板の表面が平坦にされたものの上に、第２の導電型
のエピタキシャル層全形成するから、その比抵抗、厚さ
等は、最適条件に精度よく制御できる。でた、平坦化の
精度が特性に与える影響は小さくなる。
（実施例）
第１図乃至第５図は本発明の第１実施例の各工程を示す
略断面図であり、第６図乃至第９図は第２実施例の各工
程會示す略断面図である。これらの実施例に限定される
ものではない。
略断面図であり、第６図乃至第９図は第２実施例の各工
程會示す略断面図である。これらの実施例に限定される
ものではない。
実施例１
１ず、第１図に示すように、Ｐ型半導体基板１の表面に
異方性エツチングにより、凹部１−１′に形成する。凹
部の深さは、フォトダイオード部のエピタキシャル層の
厚さが、最終的に光感度等の要求性能に対し最適となる
ようにする。すなわち、凹部の深さＬ：ｒ（フォトダイ
オード部最適エピタキシャル層厚）−（回路素子部最適
エピタキシャル層厚）とすれば良い。その後、凹部１−
１の側面及び平坦部の表面の一部の回路素子の予定領域
に、Ｎ＋＋埋込拡散層２，２を形成する。
異方性エツチングにより、凹部１−１′に形成する。凹
部の深さは、フォトダイオード部のエピタキシャル層の
厚さが、最終的に光感度等の要求性能に対し最適となる
ようにする。すなわち、凹部の深さＬ：ｒ（フォトダイ
オード部最適エピタキシャル層厚）−（回路素子部最適
エピタキシャル層厚）とすれば良い。その後、凹部１−
１の側面及び平坦部の表面の一部の回路素子の予定領域
に、Ｎ＋＋埋込拡散層２，２を形成する。
次に、第２図に示すように、凹部１−１と平坦部とより
なる表面の全面にわたり、高比抵抗のエピタキシャル層
３を成長させる。凹部１−１に対応した凹部が形成され
るが、その底面は半導体基板１の表面と同一平面以上で
なければならない。
なる表面の全面にわたり、高比抵抗のエピタキシャル層
３を成長させる。凹部１−１に対応した凹部が形成され
るが、その底面は半導体基板１の表面と同一平面以上で
なければならない。
次に、第３図に示すように、表面を研磨して平坦にする
。このとき、高比抵抗のエピタキシャル層３は凹部のみ
に存在し、平坦部では除去される。
。このとき、高比抵抗のエピタキシャル層３は凹部のみ
に存在し、平坦部では除去される。
平坦部のＮ 型埋込拡散層２は残存するようにされる。
次に、第４図に示すように、表面の全面にわたり ＮＷ
−１１−ヒタキシャル層１ｏ全成長させる。その厚さは
回路素子に最適な厚さとする。
−１１−ヒタキシャル層１ｏ全成長させる。その厚さは
回路素子に最適な厚さとする。
次に、第５図に示すように、通常のバイポーラＩＣの製
造工程により、必要な部分を形成して回路内蔵受光素子
が完成される８第１０図又は第１１図の従来の提案と同
一の部分は、同一の符号で表わされている。フォトダイ
オードの接合は、高比抵抗のエピタキシャル層３の部分
に形成した方が望ましいので、エピタキシャル層１０の
凹部に対応する部分の一部に、表面からエピタキシャル
層３に達するＰ＋型拡散層１１を形成すると良い。
造工程により、必要な部分を形成して回路内蔵受光素子
が完成される８第１０図又は第１１図の従来の提案と同
一の部分は、同一の符号で表わされている。フォトダイ
オードの接合は、高比抵抗のエピタキシャル層３の部分
に形成した方が望ましいので、エピタキシャル層１０の
凹部に対応する部分の一部に、表面からエピタキシャル
層３に達するＰ＋型拡散層１１を形成すると良い。
この場合、必要とされる平坦化の精度は、±１μｍ程度
である。
である。
また、前記実施例では、回路素子部のＮ＋＋埋込拡散層
２は、受光素子部のＮ＋＋埋込拡散層２と同時に形成し
たが、高比抵抗エピタキシャル層３を平坦化した後に形
成することもできる。
２は、受光素子部のＮ＋＋埋込拡散層２と同時に形成し
たが、高比抵抗エピタキシャル層３を平坦化した後に形
成することもできる。
実施例２゜
１ず、第６図に示すように、Ｐ型半導体基板１の表面に
異方性エツチングにより凹部１−１全形成し、全面にＮ
＋＋埋込拡散層２を形成する。全面にＮ 型拡散層２を
形成するため、凹部１−１を有する半導体基板１に対し
て、フォトレジストによる処理を行なう必要がなく、低
コストとなる〇凹部の深さは、先の実施例と同様に、フ
ォトダイオード部のエピタキシャル層の厚さが、最終的
に光感度等の要求性能に対し最適となるようにする。
異方性エツチングにより凹部１−１全形成し、全面にＮ
＋＋埋込拡散層２を形成する。全面にＮ 型拡散層２を
形成するため、凹部１−１を有する半導体基板１に対し
て、フォトレジストによる処理を行なう必要がなく、低
コストとなる〇凹部の深さは、先の実施例と同様に、フ
ォトダイオード部のエピタキシャル層の厚さが、最終的
に光感度等の要求性能に対し最適となるようにする。
すなわち、凹部の深さ均（フォトダイオード部最適エピ
タキシャル層厚）＋（Ｎ＋＋埋込拡散層深さ）−（回路
素子部最適エピタキシャル層厚つとすればより０ 次に、第７図に示すように、凹部１−１と平坦部とより
なる表面の全面にわたり、高比抵抗のエピタキシャル層
３を成長させる。
タキシャル層厚）＋（Ｎ＋＋埋込拡散層深さ）−（回路
素子部最適エピタキシャル層厚つとすればより０ 次に、第７図に示すように、凹部１−１と平坦部とより
なる表面の全面にわたり、高比抵抗のエピタキシャル層
３を成長させる。
次に、第８図に示すように、平坦部にＮ＋型型数散層２
残存しなくなる萱で、研磨して平坦化する。凹部には高
比抵抗のエピタキシャル層３が残されている。
残存しなくなる萱で、研磨して平坦化する。凹部には高
比抵抗のエピタキシャル層３が残されている。
次に、第９図に示すように、平坦部の回路素子予定領域
にＮ＋＋埋込拡散層１２を形成する。また、凹部と平坦
部との境界付近にもＮ＋＋埋込拡散層１２を形成する。
にＮ＋＋埋込拡散層１２を形成する。また、凹部と平坦
部との境界付近にもＮ＋＋埋込拡散層１２を形成する。
そして、その表面の全面にわたｐＮ型エピタキシャル層
１０を形成する。その厚さ、比抵抗等は、必要とされる
回路素子に最適なものとする。その後、通常のバイポー
ラＩＣと同様な工程を経て、第５図に示されるような回
路内蔵受光素子が得られる。これに所要の配線音節せば
完成品となる。このように半導体基板１の表面を第８図
のように平坦化した後に埋込拡散層１２を回路素子予定
領域に形成するときは、第３図に示される埋込拡散層２
を残存させて研磨する場合のように注意する必要がない
から、平坦化の精度が±５μ程度であっても支障がない
。
１０を形成する。その厚さ、比抵抗等は、必要とされる
回路素子に最適なものとする。その後、通常のバイポー
ラＩＣと同様な工程を経て、第５図に示されるような回
路内蔵受光素子が得られる。これに所要の配線音節せば
完成品となる。このように半導体基板１の表面を第８図
のように平坦化した後に埋込拡散層１２を回路素子予定
領域に形成するときは、第３図に示される埋込拡散層２
を残存させて研磨する場合のように注意する必要がない
から、平坦化の精度が±５μ程度であっても支障がない
。
（発明の効果）
本発明によれば、エピタキシャル層３の形成後の平坦化
の精度が±１μｍ乃至５μｍの程度であっても、その後
に形成されるＮ型エピタキシャル層１０を最適なものと
することができるから、高速、高感度の回路内蔵受光素
子を、歩留１りよ〈製造することができる。本発明は、
回路素子部に要求されるエピタキシャル層が薄い高速な
回路素子全内蔵するものほど、効果が大きい。
の精度が±１μｍ乃至５μｍの程度であっても、その後
に形成されるＮ型エピタキシャル層１０を最適なものと
することができるから、高速、高感度の回路内蔵受光素
子を、歩留１りよ〈製造することができる。本発明は、
回路素子部に要求されるエピタキシャル層が薄い高速な
回路素子全内蔵するものほど、効果が大きい。
第１図乃至第５図は、本発明の一実施例の各工程を示す
略断面図、第６図乃至第９図は本発明の他の実施例の各
工程を示す略断面図、第１０図及び第１１図は、それぞ
れ従来の例の略断面図、第１２図は従来の例に共通の問
題を示すための略断面図である。
略断面図、第６図乃至第９図は本発明の他の実施例の各
工程を示す略断面図、第１０図及び第１１図は、それぞ
れ従来の例の略断面図、第１２図は従来の例に共通の問
題を示すための略断面図である。
Claims (1)
- １、凹部と平坦部とを有する第１の導電型の半導体基板
の凹部に形成された高比抵抗エピタキシャル層と、それ
らの表面に形成された第２の導電型のエピタキシャル層
とよりなり、凹部の高比抵抗のエピタキシャル層を含む
領域に受光素子を形成し、平坦部の第２の導電型のエピ
タキシャル層を含む領域に回路素子を形成したことを特
徴とする回路内蔵受光素子
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334175A JPH0712075B2 (ja) | 1988-12-29 | 1988-12-29 | 回路内蔵受光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334175A JPH0712075B2 (ja) | 1988-12-29 | 1988-12-29 | 回路内蔵受光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02180069A true JPH02180069A (ja) | 1990-07-12 |
| JPH0712075B2 JPH0712075B2 (ja) | 1995-02-08 |
Family
ID=18274376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334175A Expired - Fee Related JPH0712075B2 (ja) | 1988-12-29 | 1988-12-29 | 回路内蔵受光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712075B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199071A (ja) * | 1986-02-26 | 1987-09-02 | Fujitsu Ltd | プレ−ナ型半導体装置の製造方法 |
-
1988
- 1988-12-29 JP JP63334175A patent/JPH0712075B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199071A (ja) * | 1986-02-26 | 1987-09-02 | Fujitsu Ltd | プレ−ナ型半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0712075B2 (ja) | 1995-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |