JPH0242768A - 回路内蔵受光素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高速かつ高感度の回路内蔵受光素子に関するも
のである。

（従来の技術） 受光素子は、部品としての高機能化、小型化の要求に伴
なって、周辺の信号処理回路と一体化されて、回路内蔵
受光素子として、普及してきている。

回路内蔵受光素子は、−船釣にバイポーラＩＣと同等の
工程で作成されている。すなわち、Ｐ型半導体基板に素
子の直列抵抗を減小させるだめのＮ型埋込拡散層を形成
し死後、Ｎ型エピタキシャル層を形成し、その後、素子
分離及び素子形成を行ない、回路内蔵受光素子を形成し
ている。従って、受光素子であるホトダイオード部と回
路部のエピタキシャル層は、同じ厚さであり、比抵抗も
同じである。

（発明が解決しようとする課題） 回路内蔵受光素子を高速にするためには、ホトダイオー
ド部のエピタキシャル層の比抵抗を高くして容量を下げ
る必要があるが、そうすると回路部に設けられた例えば
ＮＰＮ　トランジスタのコレクタ抵抗が増大し、コレク
タ飽和電圧の増大及び回路応答速度が遅くなるといった
問題があった。

また、回路内蔵受光素子のホトダイオード感度を上げる
には、エピタキシャル層を厚くする必要がある。しかし
、単に厚くすると、ホトダイオード部の応答速度の低下
１．並に回路部のＮＰＮトランジスタのコレクタ抵抗増
大による、コレクタ飽和電圧の増大及び回路応答速度の
低下という前記と同じ問題に加えて、分離領域の増大に
よるチップサイズの増大という問題があった。

前記のように回路内蔵受光素子の高速、゛高感度化は、
ホトダイオード部に要求されるエピタキシャル層の条件
と、回路部に要求されるエピタキシャル層の条件が異な
るため、実現が困難であった。

特に、最近バイポーラＩＣの高性能化に伴ないエピタキ
シャル層は薄膜化してきており、回路内蔵受光素子のホ
トダイオードの感度低下は、問題となっている。

（課題を解決するための手段） 本発明においては、凹部と平坦部とを有する第１の導を
型の半導体基板の表面に平坦な高比抵抗のエピタキシャ
ル層を設け、前記の凹部に対応する厚い高比抵抗のエピ
タキシャル層の部分に受光素子を形成し、前記の平坦部
に対応する薄い高比抵抗のエピタキシャル層の部分に第
２の導電型の層を設けて回路素子を形成した。

（作　用） 本発明は以上のような構成であるから、受光素子には、
高比抵抗でかつ厚いエピタキシャル層が用いられるから
、応答速度が速く更に光感度を向上できる。また、回路
素子の部分には、薄い層を利用できるので、回路のコレ
クタ抵抗を増大したり、コレクタ飽和電圧を増加したり
、回路の応答速度を遅くすることがない。すなわち、受
光素子と回路素子に、それぞれ最適の厚さの半導体層を
利用できるので、双方の性能を充分に発揮することがで
きる。分離領域も増大しない。

（実施例） ＠１図乃至第８図は本発明の一実施例の工程を示す断面
図である。

まず、＠１図に示すように、Ｐ型半導体基板１の表面に
異方性エッチにより凹部１−１を形成する。凹部の深さ
は、受光素子であるホトダイオード部のエピタキシャル
層の厚さが最終的に要求性能（光感度等）に対し最適と
なるようにする。すなわち、 凹部の深さ−（ホトダイオード部最適エピタキシャル層
厚） −（回路部最適エピタキシャル 層厚） とすれば良い。

その後、凹部１−１の斜面に沿ってＮ＋型埋込拡散層２
を形成する。この部分が受光素子の予定領域となる。更
に平坦部の一部にも同時に、Ｎ＋型埋込拡散層２を形成
する。これらのＮ＋型埋込拡散層が素子の直列抵抗を減
少することは、良く知られている所である。この平坦部
のＮ＋型埋込拡散層の部分が回路素子の予定領域となる
。

次に第２図に示すように１凹部１−１と平坦部とよりな
る表面の全面にわたり、できるだけ高比抵抗のエピタキ
シャル層８を成長させる。このエピタキシャル層を１層
とすれば、受光素子のホトダイオードはＰＩＮホトダイ
オードとなる。このとき表面には図のように凹凸が形成
されている。

次に第８図に示されるように、表面を研磨して平坦にす
る。この場合、研磨された後の回路予定領域及び受光素
子予定領域のそれぞれのエピタキシャル層３の厚さが最
適となるようにされる。ホトダイオード部のエピタキシ
ャル層３の厚さは、ホトダイオードに加えられる逆バイ
アスで、エピタキシャル層３が深さ方向には完全に空乏
化する厚さで、かつ要求される光感度を満足できるよう
に設定する。空乏化しない部分が残ると、シリーズ抵抗
が大きくなり、応答速度が低下する。例えば、エピタキ
シャル層８の比抵抗が１００Ωｍで、ホトダイオードに
加えられる逆バイアスが５ｖの場合、空乏層が高比抵抗
のエピタキシャル層８の方向へは８．２μｍ広がる。こ
のときホトダイオードのＰ型拡散層の深さを１μｍ、Ｎ
＋型埋込拡散層２のエピタキシャル層３への這い上がり
を２μｍとすると、高比抵抗のエピタキシャル層３が完
全に空乏化する最大の厚さは、 ８．２　＋　１．０　＋　２．０　＝　１１．２　ｐｍ
となる。

また、要求される光感度が、波長７８０ｎｍの光に対し
０．４　Ａ／Ｗとすると、最低８．４μｍの厚さが必要
となる。従って、この場合、エピタキシャル層３の厚さ
は、８．４〜１１．２μｍの間に設定すればよい。

第４図は、以上のようにして処理されたＰ型半導体基板
１の表面に形成されたエピタキシャル層８に設けられた
ホトダイオードと回路素子とを有する完成品の断面図で
ある。同図は簡略化のため酸化膜、配線等は省略しであ
る。まず、回路素子予定領域である平坦部のＮ十型埋込
拡散層２の上方の薄いエピタキシャル層３に、イオン注
入等により回路部に最適なＮ型ウェル層５を形成する。

このＮＷウェル層５は、エピタキシャル層８の形成前に
、予定された部分に不純物を埋め込み、その這い上がり
を利用して形成することもできる。

次に受光素子の予定領域である厚いエピタキシャル層３
の表面の一部と、回路素子予定領域であるＮ型ウェル層
５の表面の一部ＫＰ＋型拡散層７゜７を設ける。次に回
路素子予定領域のＰ＋型拡散層７の表面の一部にＮ＋型
型数散層８設ける。このようにして形成された厚いエピ
タキシャル層３の表面のＰ＋型拡散層７．厚いエピタキ
シャル層３及びその下方のＮ＋＋埋込拡散層２とによっ
て、ホトダイオードが構成される。一方コレクタとなる
Ｎ型ウェル層５とその表面のペースとなる戸型拡散層７
とエミッタとなるＮ＋型型数散層８によってＮＰＮ　）
ランジスタが構成される。これらの受光素子と回路素子
との境界にはＰ型分離拡散層４，４．４が設けられる。

それぞれの素子の端部にはＮ＋型型数散層６６．６が設
けられ、これらは電極としても使用され、また、ホトダ
イオードにおいてはその直列抵抗を低減させて応答速度
を改善し、ＮＰＮ　）ランジスタにおいてはコレクタ抵
抗を低減させている。これらは、いずれも通常のバイポ
ーラＩＣ製造工程によって行なわれ、本発明の回路内蔵
受光素子が完成する。エピタキシャル層の比抵抗、厚さ
その他の条件は、上述のものに限られず各種の条件で実
施できる。

（発明の効果） 本発明の一実施例と従来例とを比較すると、下記のよう
になった。

実施例　　　従来例 実施例・・・エピタキシャル層３の比抵抗１００　Ｑｃ
ｍ　。

厚さ１０μｍ（第４図参照〕にホトダ イオードを形成した。

従来例・・・エピタキシャル層の比抵抗１０ｍ、厚さ３
μｍのＩＣ基板にホトダイオード を形成した。

以上のように、本発明によれば、光感度が大巾に向上し
、またホトダイオードの容量が大きく低下することによ
って応答速度も著しく改善する。

この効果は高速及び高集積回路（エピタキシャル層が薄
い〕を内蔵した受光素子で、より顕著となる。またエピ
タキシャル成長後平坦化した後は、通常のＩＣに最適な
製造工程にＮ型ウェル層形成を付加するだけであるので
、ＩＣ部の性能を殆んど低下させずに、回路内蔵受光素
子の高速、高感度化ができる。なお、前記の実施例は、
回路素子をＮＰＮ　トランジスタとしたものについて述
べたが、ＰＮＰ又はＭＯＳ）ランジスタ等にも適用でき
る。

【図面の簡単な説明】

第１図、第２図及び第８図は本発明の一実施例の初期、
中間及び終期の工程の断面図であり、第４図は完成品の
略断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ生型埋込拡散層８
・・・エピタキシャル層、４・・・Ｐ型分離拡散層、５
・・・Ｎ型ウェル層、６・・・Ｎ中型拡散層、７・・・
Ｐ十型拡散層、８・・・Ｎ十型拡散層

Claims (1)

【特許請求の範囲】
1. １、凹部と平坦部とを有する第１の導電型の半導体基板
   と、その表面に形成された平坦な高比抵抗エピタキシャ
   ル層とよりなり、前記の凹部に対応する高比抵抗エピタ
   キシャル層の部分に受光素子を形成し、前記の平坦部に
   対応する高比抵抗エピタキシャル層に第２の導電型の半
   導体の層を設け、この第２の導電型の半導体の層に回路
   素子を形成したことを特徴とする回路内蔵受光素子。