JPH0242767A - 回路内蔵受光素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高速かつ高感度の回路内蔵受光素子に関するも
のである。

（従来の技術） 受光素子は、部品としての高機能化、小型化の要求に伴
なって、周辺の信号処理回路と一体化されて、回路内蔵
受光素子として、普及してきている。

回路内蔵受光素子は、−船釣にバイポーラＩＣと同等の
工程で作成されている。すなわち、Ｐ型半導体基板にＮ
＋型埋込拡散層を形成した後、Ｎ型エピタキシャル層を
形成し、その後、素子分離及び素子形成を行ない、回路
内蔵受光素子を形成している。従って、受光素子である
ホトダイオード部と回路部のエピタキシャル層は、同じ
厚さであり、比抵抗も同じである。

（発明が解決しようとする課題） 回路内蔵受光素子を高速にするため罠は、ホトダイオー
ド部のエピタキシャル層の比抵抗を高くして容量を下げ
る必要があるが、そうすると回路部に設けられた例えば
ＮＰＮ　）ランジスタのコレクタ抵抗が増大し、コレク
タ飽和電圧の増大及び回路応答速度が遅くなるといった
問題があった。

ま゛た、回路内蔵受光素子のホトダイオード感度を上げ
るＫは、エピタキシャル層を厚くする必要がある。しか
し、単に厚くすると、ホトダイオード部の応答速度の低
下、並に回路部のＮＰＮトランジスタのコレクタ抵抗増
大による、コレクタ飽和電圧の増大及び回路応答速度の
低下という前記と同じ問題に加えて、分離領域の増大に
よるチップサイズの増大という問題があった。

前記のよう罠回路内蔵受光素子の高速、高感度化は、ホ
トダイオード部に要求されるエピタキシャル層の条件と
、回路部に要求されるエピタキシャル層の条件が異なる
ため、実現が困難であった。

特に、最近バイポーラＩＣの高性能化に伴ないエピタキ
シャル層は薄膜化してきており、回路内蔵受光素子のホ
トダイオードの感度低下は、問題となっている。

（課題を解決するための手段） 前述の問題を解決するため、本発明においては、第１の
導電型の半導体基板の一方の面に凹部を設け、この凹部
を含む一方の面全体に低比抵抗の第２の導電型のエピタ
キシャル層を形成し、前記の半導体基板の凹部に対応す
る第２の導電型のエピタキシャル層の凹部に高比抵抗の
エピタキシャル層を形成し、この凹部に対応する高比抵
抗のエピタキシャル層を含む部分に受光素子を形成し、
低比抵抗の第２の導電型のエピタキシャル層の平坦部分
に回路素子を形成させるようにした。

（作用） 受光素子は、ある程度の厚さを有する高比抵抗のエピタ
キシャル層の部分に形成されるので高速化と感度増大の
双方の目的を達成し、かつ、回路素子は、前記の層より
は薄い低比抵抗のエピタキシャル層の部分に形成される
ので、ここにトランジスタを形成したとき、そのコレク
タ抵抗を増大することがない。分離領域も増大しない。

それぞれに最適な比抵抗と厚さのエピタキシャル層を用
いることができる。

（実施例） 本発明による回路内蔵受光素子は、例えば次のようにし
て製造される。

第１図に示されるように、Ｐ型半導体基板１の一方の面
に異方性エッチにより凹部１−１を形成する。この凹部
１−１は受光素子であるホトダイオードを形成する予定
の領域であって、その深さは、ホトダイオード部のエピ
タキシャル層の厚さが最終的に要求性能（光感度等）に
対し最適となるようにされる。すなわち、凹部の深さ〜
〔ホトダイオード部最適エピタキシャル層厚〕−（回路
部最適エピタキシャル層厚）とすればよい。その後凹部
１−１の面て沿った部分と平坦部の一部て、素子の直列
抵抗を下げるためのＮ十型埋込拡散層２を形成する。前
者はホトダイオードの予定領域であり、後者は回路素子
の予定領域である。

次に第２図に示されるように、Ｐ型半導体基板１の一方
の面に、回路部に最適な低比抵抗２例えば１０儒で、厚
さが３μｍの第２の導電型のエピタキシャル層３を成長
させ、さらにその上にできるだけ高比抵抗のエピタキシ
ャル層４を成長させる。その厚さは、ホトダイオードに
加えられる逆バイアスで、エピタキシャル層４が深さ方
向には完全に空乏化する厚さで、かつ要求される光感度
を満足できるよって設定する。もし、空乏化しない部分
が残ると、シリーズ抵抗が大きくなり、応答速度が低下
する。例えば、エピタキシャル層４の比抵抗が１００Ω
ので、ホトダイオードに加わる逆バイアスが５ｖの場合
、空乏層が高比抵抗のエピタキシャル層４の側へ、８．
２μｍ広がる。このとき、ホトダイオードの受光面のＰ
＋層の拡散深さを１μｍとすると、完全空乏化する最大
エビタキ’／　ヤ／Ｌ／層の厚さは、８．２　ｐｍ　＋
　１．０　μｍ＝９．２μｍとなる。また、要求される
光感度が波長７８０ｎｍの光に対し０．４〜僧とすると
、エピタキシャル層３及び４の厚さは最低８．４μｍの
厚さが必要である。従って、エピタキシャル層４として
は、８．４μｍ−８μｍ　＝　５．４μｍの厚さが必要
となる。

故に、この場合エピタキシャル層４の厚さは、５．４〜
９．２μｍの間に設定すれば良い。然しなから、ホトダ
イオードの容重を低減するためには、上限の９．２μｍ
に設定するのが最も良い。

この工程においては、図に示されるように、Ｐ型半導体
基板１の凹部１−１に対応する部分のエピタキシャル層
３及び４は、この凹部に対応した形状となる。また、エ
ピタキシャル層４　ｆ　ｉ　層とすることによりＰＩＮ
ホトダイオードとすることができる。

この工程で成長させるエピタキシャル層３．４は、厚め
に成長させておいて、後のエピタキシャル層除去で所望
の膜厚になる様に調整しても良い。

次に第８図に示されるように、回路素子の予定領域のエ
ピタキシャル層３が表面に出るまで、研磨等でエピタキ
シャル層４を除去し表面を平坦化する。

その後第４図（図面簡略化のため、酸化膜、配線等は省
略）に示されるように、通常のバイポーラＩＣ製造工程
により、ホトダイオードと回路素子とを表面に形成する
。エピタキシャル層４の一部にＰ＋型拡散層７を設け、
ホトダイオード予定領域のＮ＋＋埋込拡散層２の周縁か
ら表面に至るＮ・型拡散層６を設ける。とのＮ・型拡散
層Ａトダイオードの直列抵抗を低減し、応答速度を改善
する。Ｐ＋型拡散層７．エピタキシャル層４゜８、Ｎ＋
＋埋込拡散層２等により、ホトダイオードが形成される
。Ｎ＋型型数散層６ら！極を取出すこともできる。

回路素子予定領域のＮ＋＋埋込拡散層２の表面のエピタ
キシャル層８の一部にＰ＋型拡散層７を設け、さらにそ
の一部にＮ＋型型数散層８設けることにより、ＮＰＮ　
）ランジスタが形成される。

Ｎ＋＋埋込拡散層２．Ｎ＋型型数散層６コレクタ抵抗を
低下させ、周波数特性を改善する。

ホトダイオードとＮＰＮトランジスタを分離するために
、それらの境界にＰ型分離拡散層５，５・・・が設けら
れる。

エピタキシャル層の比抵抗、厚さその他の条件は、上述
に限られるものでなく、各種の条件で実施することがで
きる。

（発明の効果） 例えば、本発明の一実施例と従来例とを比較すると下記
のよってなる。

実施例　　　従来例 実施例・・・＄４図に示されるようにエピタキシャル層
３の比抵抗１Ω画、厚さ３μｍ１ 工ピタキシヤル層４の比抵抗１０００ｍ。

厚さ８μｍＫホトダイオードを形成し た。

従来例・・・エピタキシャル層の比抵抗ｌΩｍ、厚さ８
μｍのＩＣ基板にホトダイオード を形成した。

このように、光感度が大巾に向上し、またホトダイオー
ド容量が大巾に低下することにより、応答速度も大巾に
向上することができる。この効果は、エピタキシャル層
が薄い高速及び高集積回路を内蔵した受光素子で、より
顕著となる。また、エピタキシャル成長後平坦化した後
は、バイポーラＩＣに最適な製造工程で作製されるので
、ＩＣ部の性能を低下させることは全くないようにして
、高速、高感度の回路内蔵受光素子を得ることができる
。なお、前記の実施例は、ＮＰＮ　トランジスタを回路
素子としたものについて述べたがＰＮＰ又はＭＯ５素子
等を用いた回路にも適用できる。

【図面の簡単な説明】

第１図は本発明の最初の工程の断面図、第２図はその中
間の工程の断面図、第８図は終期の工程の断面図、＠４
図は最終製品の略断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ＋＋埋込拡散層、
３・・・低比抵抗エピタキシャル層、 ４・・・高比抵抗エピタキシヤル層、 ５・・・Ｐ型分離拡散層、６・・・Ｎ＋型型数散層７・
・・Ｐ＋型拡散層、　　８・・・Ｎ＋型型数散層じ−？
蛍

Claims (1)

【特許請求の範囲】
1. １、第１の導電型の半導体基板の一方の面に凹部を設け
   、この凹部と凹部以外の平坦部分に低比抵抗の第２の導
   電型の略々同じ厚さのエピタキシャル層を形成し、前記
   の半導体基板の凹部に対応する第２の導電型のエピタキ
   シャル層の凹部に高比抵抗のエピタキシャル層を前記の
   低比抵抗の第２の導電型のエピタキシャル層と同じ高さ
   に形成し、前記の凹部に対応する高比抵抗のエピタキシ
   ャル層の部分に受光素子を形成し、低比抵抗の第２の導
   電型のエピタキシャル層の平坦部分に回路素子を形成し
   たことを特徴とする回路内蔵受光素子。