JPH02180419A - データレート変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、あるクロック信号に同期してサンプリングさ
れたサンプリング信号を、異なる周波数を有する非同期
の他のクロック信号で再サンプリングするデータレート
変換回路に関する。

［従来の技術］ 例えば、ビデオテープレコーダにおいて、クロマ信号は
、カラーサブキャリア信号に同期したクロック信号で処
理された後、輝度信号処理系で処理された輝度信号のデ
ータレートに合わせるなめにそのデータレートが変換さ
れる。また、クロマ信号処理系での処理においても、途
中でデータレートが適宜変換される。

このように各種信号をデジタル的に処理する装置におい
ては、その処理段階によって必要に応じてデータレ−Ｉ
・を変換している。

このようなデータレートの変換は、従来では、変換前の
周波数を有するクロック信号（変換前クロック信号）で
原データをラッチし、そのラッチしたデータを変換後の
周波数を有するクロック信号（変換後クロック信号）で
再度ラッチすることで行なっていた。

［発明が解決しようとする課題］ しかしながら、変換前クロック信号と変換後クロック信
号とが非同期であって、異なる周波数を有する場合には
、変換前クロック信号によって原データをラッチするか
しないかのうちに、変換後クロック信号によってそのラ
ッチ信号をさらにラッチしようとする場合も生じる。こ
の場合には、変換後クロック信号によるラッチ動作が適
確になされず、後段のラッチ回路に本来のデータにはな
い値のデータがラッチされるようなことも生じていた。

このような変換前後のクロック信号の競合が生じ、本来
のデータの前後いずれかがラッチされている分には聞届
となることはないが、本来のデータにない値がクロック
信号の競合によって形成されて生じることは大きな問題
である。

従来、かかる不都合を解決するため、第１に、変換前ク
ロック信号と変換後クロック信号とに基づくラッチタイ
ミングの競合を監視し、競合した場合には、そのときだ
け変換前クロック信号のラッチタイミングを遅延させて
競合を回避する方法が提案されている。

しかし、この方法によれば、変換前クロック信号を可変
的に遅延させるためのアナログ遅延回路が必要となり、
このデータレート変換回路を含めた信号処理回路が複雑
になり、また、集積回路化する場合にこのアナログ遅延
回路を実現することが大きな問題となる。

また、ラッチタイミングの競合による不都合を解決する
ため、第２に、変換後クロック信号より周波数が高い別
個のクロック信号によって、変換前クロック信号によっ
てラッチしたデータをラッチし、このラッチデータを変
換後クロック信号の周波数に応じて間引いて出力データ
を形成し、競合による不都合を解決しようとしたものが
ある。

しかし、この場合には、本来不必要な別個のクロック信
号を形成する必要があるという問題と共に、変換後クロ
ック信号に合わせてでラッチデータに間引くための複雑
な構成が必要になるという問題がある。

本発明は、以上の点を考慮してなされたものであり、デ
ータレートの変換前後の２個のクロック信号によるラッ
チタイミングが競合しても、誤ったデータを形成するこ
とがなくデータレートを変換することができる簡易な構
成のデータレート変換回路を提供しようとするものであ
る。

［課題を解決するための手段］ かかる課題を解決するため、本発明のデータレ・−ト変
換回路は、入力データをレート変換前にかかる第１のク
ロック信号に基づいてラッチする第１のラッチ回路と、
この第１のラッチ回路の出力データを、第１のクロック
信号又はレート変換後にかかる第２のクロック信号に基
づいてラッチする第２のラッチ回路と、この第２のラッ
チ回路に対するクロック信号と異なる位相を有する同一
周波数のクロック信号に基づいて、第１のラッチ回路の
出力データをラッチする第３のラッチ回路と、第１のク
ロック信号の位相と、第２のクロック信号の位相との競
合を検出する競合検出回路と、この競合検出回路の出力
信号に基づいて、競合時に第３のラッチ回路の出力デー
タを選択し、非競合時に第２のラッチ回路の出力データ
を選択する選択＠回路と、この選択回路を介したデータ
を第２のクロック信号に基づいてラッチする第４のラッ
チ回路とで構成した。

［作用］ 入力データは、第１のラッチ回路によって第１のクロッ
ク信号に基づいてラッチされ、このラッチされたデータ
はさらに、第１のクロック信号又は第２のクロック信号
に基づいて第２のラッチ回路でラッチされると共に、こ
の第２のクロック信号と同一周波数で異なる位相のクロ
ック信号に基づいて第３のラッチ回路でラッチされる。

このようにして第２及び第３のラッチ回路でラッチされ
た各データは、選択回路に与えられる９また、第１及び
第２のクロック信号は競合検出回路に与えられ、この競
合検出回路によってこれら第１及び第２のクロック信号
が競合しているか否かが検出され、競合検出信号が選択
回路に選択制御信号として与えられる。選択回路は、競
合時に第３のラッチ回路の出力データを選択し、非競合
時に第２のラッチ回路の出力データを選択して第４のラ
ッチ回路に出力する。第４のラッチ回路は第２のクロッ
ク信号に基づいて選択回路からのデータをラッチし、こ
のラッチデータがデータレート変換回路の出力データと
して出力される。

この結果、競合時には、競合しないクロック信号によっ
てラッチされた予備のデータが出力されるようになり、
競合時に不安定な値をとるデータが出力されることはな
い。

［実施例］ 以下、本発明の一実施例を図面を参照しながら詳述する
。

第１図において、このデータレート変換回路１０は、第
１のクロック信号ＣＫＩに基づいて変換前の入力データ
をラッチするＤ型フリップフロップ回路１１と、第２の
クロック信号ＣＫ２に基づいてラッチ動作してレート変
換後の出力データを送出するＤ型フリップフロップ回路
１２とに加えて、サンプリング位相選択回路２０と、競
合検出回路３０とが設けられている。

サンプリング位相選択回路２０は、ラッチ回路として用
いられる２個のＤ型フリップフロッ１回路２１及び２２
と、２人力１出力消成のスイッチ回路２３と、インバー
タ回路２４とからなる。

フリップフロップ回路２１及び２２にはそれぞれ、フリ
ップフロップ回路１１がラッチしたデータＱｌｌが入力
され、フリップフロ９１回路２１は、第２のクロック信
号ＣＫ２に基づいて入力データＱｌｌをラッチし、他方
のフリップフロップ回路２２は、第２のクロック信号Ｃ
Ｋ２がインバータ回路２４を介して反転されて形成され
た第３のクロック信号ＣＫ３に基づいて入力データＱ１
１をラッチする。

フリップフロ９１回路２１のラッチデータＱ２１はスイ
ッチ回路２３に第１の選択入力として与えられ、他方の
フリップフロ９１回路２２のラッチデータＱ２２はスイ
ッチ回＃１２３に第２の選択入力として与えられる。ス
イッチ回路２３には、後述する競合検出図＃１３０から
の出力信号Ｓ３６が選択制御信号として与えられ、スイ
ッチ回路２３はこの選択制御信号Ｓ３６が競合状態を示
していない（論理’ＬＪ　）ときに、フリップフロップ
回路２１からのラッチデータＱ２１を選択し、選択制御
信号Ｓ３６が競合状態を示している（論理’ＨＪ　）と
きに、フリップフロップ回路２２からのラッチデータＱ
２２を選択してフリップフロップ回路１２に出力する。

すなわち、このサンプリング位相選択回路２０は、第１
のクロックＣＫ１と第２のクロック信号ＣＫ２とが競合
していないときには、第２のクロック信号ＣＫ２に基づ
いてラッチしたデータＱ２１を出力し、競合状態にある
場合には、第２のクロック信号ＣＫ２に基づいてラッチ
したデータＱ２１は誤ったデータになっている可能性が
あるので、それを反転したクロック信号ＣＫ３によって
ラッチしたデータＱ２２を出力するようにしている。

競合検出回路３０は、１／２分周回路として動作するＤ
型フリップフロップ回路３１と、ラッチ回路として、よ
り詳細には、位相比較回路として動作する２個のＤ型フ
リップフロップ回路３２及び３３と、微少時間遅延回路
として動作する２個の２段バッファ回路３４及び３５と
、一致不一致回路として動作するエクスクル−シブオア
回路３６とで構成されている。

この競合検出回路３０は、第１及び第２のクロック信号
ＣＫＩ及びＣＫ２の競合を検出するものであるが、この
実施例の場合、第１のクロック信号ＣＫｉが第２のクロ
ック信号ＣＫ２に比べて１゜５倍以内の周波数を有する
ものであって、しかも、第１のクロック信号ＣＫＩの立
ち上がり位相（立ち上がりでラッチしている）だけが問
題となるので、無意味な時点での競合検出を排除するた
め、第１のクロック信号ＣＫＩを１／２分周回路３１を
介して１／２分周して第２のクロック信号ＣＫ２との競
合を検出するようにしている。

この分周信号Ｑ３１は、２段バッファ回路３４を介して
微少時間だけ遅延されてＤ型フリップフロップ回路３２
のデータ入力端子に与えられる。

このフリップフロップ凹８３２のクロック入力端子には
、第２のクロック信号ＣＫ２が直接与えられる。従って
、このフリップフロップ回路３２によって、分周信号Ｑ
３１を微少時間だけ遅延させた遅延信号Ｓ３４と、第２
のクロック信号ＣＫ２との位相同士が比較される。

第２のクロック信号ＣＫ２は、２段バッファ回路３５を
介して上述と同様な微少時間だけ遅延されてＤ型フリッ
プフロップ回路３３のクロック入力端子に与えられる。

このフリップフロップ回路３３のデータ入力端子には、
第１のクロック信号ＣＫＩの分周信号Ｑ３１が直接与え
られる。従って、このフリップフロップ回路３３によっ
て、分周信号Ｑ３１と、第２のクロック信号ＣＫ２を微
少時間だけ遅延させた遅延信号Ｓ３５との位相同士が比
較される。

ここで、２段バッファ回路３４及び３５による遅延時間
としては、ラッチ回路１１及び１２でのラッチ動作の競
合によるデータの改変が問題となっているので、ラッチ
回路１１．１２のセットアツプタイムやホールドタイム
を満足する時間であれば良い。なお、この実施例の場合
には、２段のバッファ回路３４．３５を介することでか
かる時間を得ている。

このように、本来の分周信号Ｑ３１の位相を僅かに遅ら
せた位相と第２のクロック信号ＣＫ２の位相とをフリッ
プフロップ回路３２で比較し、逆に、本来の第２のクロ
ック信号ＣＫ２の位相を僅かに遅らせた位相と分周信号
Ｑ３１の位相とをフリップフロップ回路３３で比較して
いるので、分周信号Ｑ３１（従って、第１のクロック信
号ＣＫ１）と第２のクロック信号ＣＫ２とが競合してい
る場合には、各フリップフロップ回路３２．３３からは
異なる論理レベルの出力信号Ｑ３２、Ｑ３３が出力され
、他方、競合していない場合にはいずれの信号Ｑ３１、
ＣＫ２を僅かに遅延させたとしても各フリップフロップ
回路３２．３３からは同一の論理レベルの出力信号Ｑ３
２、Ｑ３３が出力される。

これらのフリップフロップ回路３２及び３３からの出力
信号Ｑ３２、Ｑ３３は、エクスクル−シブオア回路３６
に与えられる。エクスクル−シブオア回路３６は、２人
力Ｑ３２、Ｑ３３の論理レベルが異なるとき、すなわち
競合状態にあるときには、上述のスイッチ回路２３をフ
リップフロップ回路２２側に接続させる出力信号Ｓ３６
を送出し、他方、２人力Ｑ３２、Ｑ３３の論理レベルが
一致しているとき、すなわち、競合状態にないときには
上述のスイッチ回路２３をフリップフロップ回路２１側
に接続させる出力信号Ｓ３６を送出する。

なお、フリップフロップ回路３２及び３３で位相比較を
行なうにつき、第２のクロック信号ＣＫ２にかかる位相
信号（ＣＫ２自体、５３５）をこれらフリップフロップ
回路３２及び３３のクロック入力端子に与えるようにし
たのは、スイッチ回路２３の切換が、第２のクロック信
号ＣＫ２の周期を単位時間として行なわれるようにする
ためである。

以上の構成において、データレートの変換前にかかる第
１のクロックＣＫＩが第２図（Ａ）に示すように変化し
、データレートの変換後にかかる第２のクロック信号Ｃ
Ｋ２が第２図（Ｃ）に示すように変化しているとする。

この場合、第１のクロック信号ＣＫＩによってフリップ
フロップ回路１１でラッチされたラッチデータＱｌｌは
、第２図（Ｂ）に示すようになる。

従って、このラッチデータＱＬＩを第２のクロック信号
ＣＫ２及びその反転クロック信号ＣＫ３に基づいて、フ
リップフロップ回路２１及び２２でラッチしたラッチデ
ータＱ２１及びＱ２２はそれぞれ、第２図（Ｅ）及び第
２図（Ｄ）に示すようになる。

ここで、第１のクロック信号ＣＫＩと第２のクロック信
号ＣＫ２とが時点ｔ１で競合したとする。

この場合、この時点ｔ１でフリップフロップ回路２１で
ラッチされたラッチデータＱ２１は、この時点前後でフ
リップフロップ回路２１に与えられたデータＱｌｌの前
後いずれの値「ａＪ又はｒｂ」になるかはっきりせず、
また、値［ａｊ及びｒｌ）Ｊが混ざったようなデータに
なることもある。他方、この時点ｔ１でも、フリップフ
ロップ回路２２のラッチデータＱ２２は安定な値「ａＪ
をとるものとなっている。

このようなラッチデータＱ２１及びＱ２２がスイッチ回
路２３に与えられる。

また、第１のクロック信号ＣＫＩは、フリップフロップ
回路３１に与えられ、このフリップフロ７１回路３１で
分周されて第２図（Ｆ）に示すような分周信号Ｑ３１が
出力される。

従って、この分周信号Ｑ３１を遅延させた信号Ｓ３４と
第２のクロック信号ＣＫ２との位相を比較したフリップ
フロップ回路３２からは、第２図（Ｇ）に示すような位
相比較信号Ｑ３２が出力される。この例の場合、時点ｔ
１から位相比較信号Ｑ３２は論理「■（」に立ち上がる
。また、分周信号Ｑ３１と第２のクロック信号ＣＫ　２
を遅延させた信号Ｓ３５との位相を比較したフリップフ
ロップ回路３３からは、第２図（Ｈ）に示すような位相
比較信号Ｑ３３が出力される。この例の場合、時点Ｌ１
から第２のクロック信号ＣＫ　２の１周期だけ遅れた時
点し２から位相比較信号Ｑ３３は論理ｒ）（Ｊに立ち上
がる。

従って、エクスクル−シブオア回路３６からは、第２図
（Ｊ）に示すように、はぼ時点ｔ１から時点ｔ２の間だ
け論理ｒＨ」に立ち上がる選択制御信号Ｓ３６が出力さ
れ、スイッチ回路２３によって、第２図（Ｊ）に示すよ
うに、この期間ｔｌ−ｔ２では安定状態にあるラッチデ
ータＱ２２が選択され、他、の期間では競合が問題とな
らないので、変換後にかかる第２のクロック信号ＣＫ２
でラッチしたラッチデータＱ２１が選択されてラッチ回
路１２に与えられる（Ｓ２３＞。かくして、ラッチ回路
１２から、競合に関係なく、第２図（Ｋ）Ｇ′；−示す
ように、安定なデータ列でなるレート変換された出力デ
ータＱ１２が送出される。

従って、上述の実施例によれば、変換後の第２のクロッ
ク信号ＣＫ２に基づいて、変換前の第１のクロック信号
ＣＫＩによってラッチされたデータＱｌｌをラッチする
と共に、第２のクロック信号ＣＫ　２とは１８０度だけ
異なる位相でラッチしておき、競合時には、１８０度異
金石位相でラッチしたデータＱ２２を選択して出力する
ようにしたので、安定なデータレート変換データＱ１２
を得ることができる。かくするにつき、競合を検出する
ための回路３０をＤ型フリップフロップ回路やバッファ
回路やエクスクル−シブオア回路で構成したので、構成
が簡易であると共に集積回路化に容易に対応できる。

なお、上述の実施例においては、第１のクロック信号Ｃ
ＫＩを１／２分周して競合を検出するものを示したが、
他方のクロック信号ＣＫ　２の周波数を２逓倍して競合
を検出するようにしても良い。

また、第１及び第２のクロック信号ＣＫ１及びＣＫ　２
の周波数比に応じて分層比を定めれば良く、２分周に限
定されるものでなく、また、分周をしないで競合を検出
するようにしても良い。

また、上述の実施例においては、競合検出のための遅延
回路として２段バッファ回路３４．３５を利用したもの
を示したが、他の段数のバッファ回路を利用しても良く
、また、バッファ回路以外の微少遅延時間を得ることが
できる遅延素子を用いるようにしても良い。

さらに、上述の実施例においては、競合時にだけ選択さ
れる予備のデータＱ２２と、本来のデータＱ２１とを変
換後のクロック信号ＣＫ２の位相情報でラッチするもの
を示したが、変換前のクロック信号の周波数が変換後の
クロック信号の周波数より低い場合には、予備データ及
びそれに対応した本来のデータを変換前のクロック信号
に基づいてラッチするようにしても良い。この場合には
、第１及び第２のクロック信号ＣＫＩ及びＣＫ２の位相
を比較するために設けられたラッチ回路のデータ入力端
子及びクロック入力端子に与える信号関係も上述の実施
例のものと逆にすることを要する。

上述の実施例においては、競合時のための予備データを
ラッチしておくフリップフロップ回路２２に対するクロ
ック信号ＣＫ３を、第２のクロック信号ＣＫ２を反転さ
せて形成するものを示したが、他の方法によって形成し
ても良く、また、その位相も第２のクロック信号ＣＫ２
の逆相である必要はなく、第１及び第２のクロック信号
ＣＫＩ及びＣＫ２の周波数比により適宜選択し、第１及
び第２のクロック信号ＣＫＩ及びＣＫ２が競合したとき
に、フリップフロップ回路２２が確実にデータをラッチ
できるようにすれば良い。

［発明の効果］ 以上のように、本発明によれば、競合時に備えて変換前
又は変ｔｆｉ後のクロック信号と同一周波数で位相が異
なるクロック信号で、変換前のクロック信号に基づいて
ラッチされたデータをラッチして予備データを得ておき
、競合検出時に、その予備データを選択させて出力する
ようにしたので、変換前及び変換後のクロック信号が競
合しても誤ったデータを形成することのないデータレー
ト変換回路を得ることができる。

【図面の簡単な説明】

第１図は本発明によるデータレート変換回路の一実施例
を示すブロック図、第２図はその各部タイミングチャー
トである。 １０・・・データレート変換回路、１１．１２．２１．
２２・・・ラッチ用り型フリップフロップ回路、２０・
・・サンプリング位相選択回路、２３・・・スイッチ回
路、２４・・・インバータ回路、３０・・・競合検出回
路、３１・・・分周用り型フリップフロ７１回路、３２
．３３・・・位相比較用り型フリップフロップ回路、３
４．３５・・・遅延用２段バッファ回路、３６・・・一
致不一致検出用エクスクルーシブオア回路。

Claims (2)

【特許請求の範囲】
1. （１）入力データをレート変換前にかかる第１のクロッ
   ク信号に基づいてラッチする第１のラッチ回路と、 この第１のラッチ回路の出力データを、上記第１のクロ
   ック信号又はレート変換後にかかる第２のクロック信号
   に基づいてラッチする第２のラッチ回路と、 この第２のラッチ回路に対するクロック信号と異なる位
   相を有する同一周波数のクロック信号に基づいて、上記
   第１のラッチ回路の出力データをラッチする第３のラッ
   チ回路と、 上記第１のクロック信号の位相と、上記第２のクロック
   信号の位相との競合を検出する競合検出回路と、 この競合検出回路の出力信号に基づいて、競合時に上記
   第３のラッチ回路の出力データを選択し、非競合時に上
   記第２のラッチ回路の出力データを選択する選択回路と
   、 この選択回路を介したデータを上記第２のクロック信号
   に基づいてラッチする第４のラッチ回路とを備えたこと
   を特徴とするデータレート変換回路。
2. （２）上記競合検出回路を、 上記各ラッチ回路がラッチ時に安定になるまでの微少時
   間だけ、上記第１（又は第２）のクロック信号の位相情
   報を含む第１のパルス信号を遅延させた遅延信号を、上
   記第２（又は第１）のクロック信号の位相情報を含む第
   ２のパルス信号のタイミングでラッチする第５のラッチ
   回路と、上記第１のパルス信号を、上記第２のパルス信
   号を上記微少時間だけ遅延させた遅延信号のタイミング
   でラッチする第６のラッチ回路と、 上記第５及び第６のラッチ回路からの出力信号の論理レ
   ベルの一致不一致を検出して、一致時に非競合を指示す
   ると共に、不一致時に競合を指示する競合検出信号を出
   力する一致不一致回路とで構成したことを特徴とする請
   求項第１項に記載のデータレート変換回路。