JPH02181227A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖歪立１ 本発明は情報処理装置に関し、特に情報処理装置におけ
る分岐命令の高速処理に関する。

従来技術 従来、情報処ＦＪｉ装置においては、分岐命令で分岐す
るか否かの判定が、該分岐命令の直前の命令の処理が終
了してから状態保持手段の内容に応じて行われていた。

尚、状態保持手段は演算結果が全て“０”であるときに
オン状態となり、全て“０パとはならないときにオフ状
態となる。

上記のような情報処理装置において命令先取り手段を有
する場合には、分岐命令で分岐するか否かを予測して一
方向を選択し、その分岐方向での先取りを続行する。そ
して、直前の命令の処理が行われて状態保持手段の内容
が更新されてから、予測した分岐方向が誤っているか否
かを判定し、予測した分岐命令が誤っていた場合には、
その分岐命令より後に先取りした命令の実行が抑止され
、予測した分岐方向とは逆方向の命令の先取りが行われ
る。

このような従来の情報処理装置では、分岐命令の直前の
命令の処理が行われて状態保持手段の内容が更新されて
から、予測した分岐方向が誤っているか否かの判定が行
われていたので、複数サイクルにまたがって演算処理が
行われる演算命令の場合、分岐するか否かの判定が複数
サイクルの演算処理全てが終了してから行われるために
その判定が遅くなり、予測した分岐方向が誤っていたと
きには分岐命令の処理が遅れるという欠点がある。

九肌立亘追 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、分岐命令の処理を高速化することができ
る情報処理装置の提供を目的とする。

発明の構成 本発明による情報処理装置は、同一演算回路を用いて複
数サイクルで処理される演算命令の演算結果の複数ビッ
トが全て所定値のときに特定値を保持する保持手段と、
前記保持手段に保持された内容に応じて分岐するか否か
を判定する判定手段とを有する情報処理装置であって、
前記複数サイクルにおいて最終サイクル以前のサイクル
の演算結果の少なくとも１ビットに前記所定値以外の値
が含まれるとき、前記保持手段に前記特定値を保持させ
る手段を設幻なことを特徴とする。

夫臘画 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る６図において、レジスタ１．２には信号線１０１．１
０２を介して入力されたオペランドが保持され、それら
オペランドは信号線１０３，１０４を介して加算器３に
送出される。

加算器３はレジスタ１．２からのオペランドの加算を行
い、その加算結果を信号線１０５を介してレジスタ４お
よびゼロチエツク回路６に送出するとともに、そのキャ
リー出力を信号線１０６を介してキャリーレジスタ５に
出力する。

レジスタ４には加算器３の加算結果が保持され、その加
算結果は信号ｇｉｏａを介して池の回路に出力される。

また、キャリーレジスタ５には加算器３のキャリー　出
力が保持され、キャリーレジスタ５の内容は信号線１０
７を介して加算器３にキャリー人力として入力される。

ゼロチエツク回路６は加算器３の出力が全て“０”か否
かを判定し、その出力が全て“０”の場合には信号線１
０９を介してゼロインジケータ７に“１′′をセットし
、その出力が全て“０″とはならない場合にはゼロイン
ジケータ７に“０”をセットする。

分岐回路８は信号線１１０を介して入力されたゼロイン
ジケータフの内容と、信号線１１１を介して入力された
分岐条件信号（本実施例ではゼロインジケータ７の内容
が“１″ならば分岐する命令であることを示す信号）と
に応じて分岐するか否かを決定し、その決定を信号ａｉ
ｉ２を介して比較回路９に出力する。

比較回ＦＩ＠９は信号線１１３を介して入力される先取
り回路（図示せず）からの予測分岐方向と、分岐回路８
からの決定とを比較し、不一致が検出されるとキャンセ
ル信号を信号線１１４を介して出力する。

第２図は本発明の一実施例によるパイプライン処理の流
れを示す図である６図において、Ｄは命令デコードサイ
クルを、Ａは仮想アドレス作成サイクルを、Ｐはページ
ングサイクルを、Ｃはキャッシュ読出しサイクルを、Ｔ
はアラインサイクルを、Ｅ、Ｅｌ　、Ｂ２は演算処理サ
イクルを、Ｗは命令書込みサイクルを夫々示し、加算命
令においては演算処理サイクルＥ１　、Ｂ２の２サイク
ルを必要とし、夫々のサイクルにおいてレジスタ４の長
さ分だけ加算結果を出力する。

これら第１図および第２図を用いて本発明の一実施例の
動作について説明する。

まず、加算命令のアラインサイクルＴにおいてレジスタ
１，２に夫々下位のオペランドデータがセットされると
、演算処理サイクルＥ１において加算器３によりレジス
タ１．２に保持されたオペランドデータの加算が行われ
、その加算結果がレジスタ４に送出されるとともに、キ
ャリー出力がキャリーレジスタ５に保持される。

このとき同時に、レジスタ１．２に夫々上位のオペラン
ドデータがセットされ、演算処理サイクルＥ２において
レジスタ４に保持された加算結果がメモリ（図示せず）
などに格納されるとともに、加算器３によりキャリーレ
ジスタ５に保持されている内容をキャリーとしてレジス
タ１，２に保持されたオペランドデータの加算か行われ
る。この加算結果はレジスタ４に送出される。

上述のような命令の処理が行われる場合、演算処理サイ
クルＥ１における加算器３の加算結果が全て“Ｏ”か否
かがゼロチエツク回路６で判定され、その出力が全て“
０′°とはならないと判定されると、ゼロインジケータ
７に“０”がセラ１−される。

分岐口ｉ？８８では七ロインジケータ７にセットされて
いる内容によって分岐するか否かが決定される。ゼロイ
ンジケータ７には“０″′がセットされているので、分
岐回路８は分岐しないという信号を比較回路９に出力す
る。

一方、先取り回路が分岐した場合の分岐先命令Ａを選択
し、オペランドの先取りを行っているとすると、比較回
路９は分岐回路８の出力と先取り回路の予測分岐方向と
を比較し、これらの不一致を検出してキャンセル信号を
出力する。

よって、先取り回路では予測分岐方向とは逆方向の命令
すなわち分岐しなかったときの分岐先命令Ｂの先取りを
開始する。

上述の処理動作は、第３図に示す従来のパイプライン処
理のように、演算処理サイクルＥ２での処理が終了して
から予測分岐方向が誤っているかどうかの判定を行って
から分岐先命令Ｂの先取りを開始するよりも、１サイク
ル早く分岐先命令Ｂの先取りを開始することができる。

このように、同一の加算器３を用いて複数サイクルで処
理される演算命令の途中のサイクルで演算結果が全て“
０”とはならないことを検出したとき、ゼロインジケー
タ７の内容に従って該演算命令の直後の分岐命令による
分岐先を決定するようにすることによって、演算命令に
よる演算処理を最後まで行うことなく、分岐命令の分岐
先を決定できるので、分岐命令の処理を高速化すること
ができる。

尚、本発明の一実施例では加算器３の加算結果か全て゛
″００パきにゼロインジケータ７をオン状態とするよう
にしているが、他の演算回路の演算結果が全て“１パの
ときにゼロインジケータ７をオン状態としてもよく、こ
れらに限定されない。

発明の詳細 な説明したように本発明によれば、同一演算回路を用い
て複数サイクルで処理される演算命令において、最終サ
イクル以前のサイクルの演算結果の少なくとも１ビット
に所定値以外の値が含まれるとき、分岐するか否かを判
定するための保持手段に特定値を保持させるようにする
ことによって、分岐命令の処理を高速化することができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例によるパイプライン処理の流れ
を示す図、第３図は従来例によるパイプライン処理の流
れを示す図である。 主要部分の符号の説明 １．２．４・・・・・・レジスタ ３・・・・・・加算器 ６・・・・・・ゼロチエツク回路 ７・・・・・・ゼロインジケータ ８・・・・・・分岐回路 ９・・・・・・比較回路

Claims (1)

【特許請求の範囲】
1. （１）同一演算回路を用いて複数サイクルで処理される
   演算命令の演算結果の複数ビットが全て所定値のときに
   特定値を保持する保持手段と、前記保持手段に保持され
   た内容に応じて分岐するか否かを判定する判定手段とを
   有する情報処理装置であって、前記複数サイクルにおい
   て最終サイクル以前のサイクルの演算結果の少なくとも
   １ビットに前記所定値以外の値が含まれるとき、前記保
   持手段に前記特定値を保持させる手段を設けたことを特
   徴とする情報処理装置。