JPH0258128A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術　　　　　　　　（第７図）発明が解決しよ
うとする課題（第８．９図）課題を解決するだめの手段 作用 実施例 本発明の原理説明　　　　（第１．２図）本発明の一実
施例　　　　（第３〜６図）発明の効果 〔概要］ データ処理装置に関し、 並列に動作しているサイクルが同一のデータ資源をアク
セスしようとするときであっても、待ち状態を解消して
処理能力の向上を図ることができるデータ処理装置を提
供することを目的とし、アドレス計算ユニットと、アド
レス計算ユニットの作動を制御する制御回路と、命令処
理ユニットと、データを格納するレジスタ群とを有し、
アドレス計算ユニットと命令処理ユニットが並列に同時
に動作し得るデータ処理装置において、前記命令処理ユ
ニットに入力データを供給するバスから分岐して、アド
レス計算ユニットにデータを入力可能な第２のデータバ
スを設け、前記制御回路は、命令処理ユニットによる命
令処理の結果により書き換えられるレジスタと、アドレ
ス計算ユニットに入力するデータを格納するレジスタと
が一致し、かつ該命令処理が入力データと出力データが
同一となる場合であって、アドレス計算ユニットにデー
タを入力するタイミングと、命令処理ユニットにデータ
を入力するタイミングが一致したとき、前記第２のデー
タバスを通してアドレス計算ユニットにデータを入力す
るように制御する構成とする。

（産業上の利用分野］ 本発明は、データ処理装置に係り、詳しくは、パイプラ
イン方式によりデータを処理するデータ処理装置に関す
る。

コンピュータの高速化の要求に伴い、ＣＰＵが行う演算
処理、制御の高速化が要求されている。

このため、ＣＰＵの演算処理、制御にパイプライン方式
を取り入れ高速化を図っている。パイプライン方式では
、命令デコード、オペランドアドレス計算、マイクロプ
ログラム起動、命令処理実行等の各命令を１段階ずつず
らして同時に並列状態で実行するため、各命令を逐次処
理する場合に比べ処理速度が向上し、スルーブツトが高
くなる。

近時はさらに高速化を要求する傾向にあり、種々の工夫
が必要となっている。

〔従来の技術〕

従来のデータ処理装置としては、例えば第７図に示すよ
うなものが知られている。同図において、１は命令処理
ユニット（ＡＬＵ）であり、命令処理ユニット１はソー
スデータバス２ａとリゾルトデータバス２ｂを通してレ
ジスタファイル３に接続されている。レジスタファイル
３はアドレスソースバス４とアドレスソースバス５を通
してアドレス計算ユニット（ＡＵ）６に接続されている
。

命令処理ユニット１への入力データはレジスタ３または
データバスバッファ７ａを通してデータバス８から入力
され、命令処理に従って演算された演算結果はレジスタ
ファイル３に入力され、あるいはデータバスバッファ７
ｂを通してデータバス８に出力される。アドレス計算ユ
ニット６への入力データはアドレスソースバス４を通し
てレジスタ３から入力され、アドレス計算ユニット６で
オペランドアドレス計算された計算結果はレジスタ３に
入力され、あるいはアドレスバスバッファ９を通してア
ドレスバス１０に出力される。１１は待ち状態制御回路
であり、待ち状態制御回路１１は、定条件下でアドレス
計算ユニット６を待ち状態に制御’Ｂする。

データ処理における命令サイクルは、命令デコード（Ｄ
Ｃサイクル）、オペランドアドレス計算（ＡＣサイクル
）、マイクロプログラム起動（ＭＩサイクル）、命令処
理実行（ＥＸサイクル）の各サイクルに分けられ、これ
らのサイクルは逐次処理される。命令処理ユニット１は
ＥＸサイクルで動作し、アドレス計算ユニット６はＡＣ
サイクルで動作して、これらのサイクルは同時に動作し
得る。上記データ処理はパイプライン方式を採っており
、各サイクルを１段階ずつずらして同時に並行して動作
させることにより、データ処理を行つ。

［発明が解決しようとする課題］ しかしながら、このような従来のデータ処理装置にあっ
ては、パイプライン方式で一連の処理を実行し処理の高
速化を図ろうとしているものの、並列して動作している
サイクルが同一のデータ資源（例えばレジスタの内容）
をアクセスしようとしたとき前の命令処理が優先し、後
の命令処理が一時待ち状態となることがあり、全体とし
て処理能力の低下につながるという問題点があった。

次に、上記待ち状態の発生を第８．９図に基づいて具体
的に説明する。第８図はパイプライン処理のタイムチャ
ートである。第８図において、ＤＣ，ＡＣ，Ｍｌ、ＥＸ
はそれぞれ命令デコード（ＤＣサイクル）、オペランド
アドレス計算（ＡＣサイクル）、マイクロプログラム起
動（ＭＩサイクル）、命令処理実行（ＥＸサイクル）を
示し、これらのサイクルは時刻１〜６のタイミングで逐
次実行されて命令１〜５が行われる。ＡＣＷはＡＣサイ
クルが待ち状態であることを示し、ＤＣＷはＡＣサイク
ルが待ち状態であるため次の命令のデコード遅らせるこ
とを示す。

パイプライン方式は時刻１で命令１のＤＣサイクルが終
了すると、時刻２で次の命令である命令２がＤＣサイク
ルに移るようにし、このように各サイクルを１段階ずつ
ずらして同時に並行して動作させるため、例えば命令１
のＥＸサイクルで書き換えようとしているレジスタを命
令３のＡＣサイクルで読み出そうとする場合も生ずる。

この場合、ＥＸサイクルの方が前の命令に相当するため
、時刻４で命令１のＥＸサイクルが優先して実行され、
後の命令である命令３のＡＣサイクルはＥＸサイクルに
よる上記レジスタの書き換えが終了するまで待ち状態Ａ
ＣＷとなり、さらに次の命令４のデコードも待ち状態Ｄ
ＣＷに制御されるため、以降のサイクルの実行が遅れる
。

ここで、上記待ち状態発生時のデータの流れの概念図を
第９図に示す。まず、ＥＸサイクルへの指示は、例えば
レジスタ番号Ｒ，のデータを読み込み出力データをレジ
スタ番号Ｒ０に書き込めという指示であり、一方ＡＣサ
イクルへの指示は例えば、レジスタ番号Ｒ０のデータを
デクリメントせよという指示である。この場合、前の命
令であるＥＸサイクルが先に実行され、レジスタ番号Ｒ
のデータはソースデータバス２ａを通して命令処理ユニ
７　ト（ＡＬＵ）１に読み込まれ、出力データはりシル
トデータバス２ｂを通してレジスタ番号Ｒ６のレジスタ
に書き込まれる。このＥＸサイクルによるレジスタ番号
Ｒ０のデータの書換えが終了すると、次のＡＣサイクル
でレジスタ番号Ｒｏのデータがアドレスソースバス４を
通してアドレス計算ユニット（ＡＵ）６に読み込まれ、
出力データはアドレスソースバス５を通して出力される
。このように、待ち状態の発生は以降の命令を遅らせる
ため処理能力の低下を招く。

そこで本発明は、並列に動作しているサイクルが同一の
データ資源をアクセスしようとするときであっても、待
ち状態を解消して処理能力の向上を図ることのできるデ
ータ処理装置を提供することを目的としている。

〔課題を解決するための手段〕

本発明によるデータ処理装置は上記目的達成のため、ア
ドレス計算ユニットと、アドレス計算ユニットの作動を
制御する制御回路と、命令処理ユニットと、データを格
納するレジスタ群とを有し、アドレス計算ユニットと命
令処理ユニットが並列に同時に動作し得るデータ処理装
置において、前記命令処理ユニットに入力データを供給
するバスから分岐して、アドレス計算ユニットにデータ
を入力可能な第２のデータバスを設け、前記制御回路は
、命令処理ユニットによる命令処理の結果により書き換
えられるレジスタと、アドレス計算ユニットに入力する
データを格納するレジスタとが一致し、かつ該命令処理
が入力データと出力データが同一となる場合であって、
アドレス計算ユニットにデータを入力するタイミングと
、命令処理ユニットにデータを入力するタイミングが一
致したとき、前記第２のデータバスを通してアドレス計
算ユニットにデータを入力するように制御している。

〔作用］ 本発明では、ＭＯＶＥ系命令のように命令処理の入力デ
ータと出力データが同一となる場合並列で動作している
サイクルが同一のデータ資源をアクセスしようとすると
き、第２のデータバスを通してアドレス計算ユニットに
、直接にデータが入力される。

したがって、アドレス計算ユニットに待ち状態が発生せ
ず、全体の処理能力が向上する。

［実施例］ 以下、本発明を図面に基づいて説明する。

最初に、本発明の原理を第１．２図を用いて説明する。

第１図は本発明に係るデータ処理装置の構成を示し、こ
の図において、従来例と同一構成部には同一番号を付し
てその説明を省略する。

本発明では、命令処理ユニット１の入力に接続されたソ
ースデータバス２ａから分岐する第２のソースデータバ
ス２１が設けられており、ソースデータバス２１を通し
てアドレス計算ユニット６に直接入力データが供給でき
るようになっている。また、２２はアドレス計算ユニッ
ト６の作動を制御する制御回路であり、制御回路２２は
ＭＯＶＥ系命令のようにＥＸサイクルを実行してもデー
タが加工されないとき、すなわち命令処理ユニット１に
入力されるデータとレジスタファイル（レジスタ群に相
当）３に書き込まれるデータが同一であるとき、第２の
ソースデータバス２１からアドレス計算ユニット６に前
記データを直接入力するようにアドレス計算ユニット６
を制御する。なお、上記以外の処理は従来と同様にアド
レス計算ユニット６を制御する。

以上の構成において、第２図に示すようにＥＸサイクル
の指示がレジスタＲ２のデータをレジスタＲ０に転送せ
よであり、ＡＣサイクルの指示がレジスタＲ０のデータ
をデクリメントしてアドレスバス５に出力せよという場
合、これはすなわちＲ１−＋Ｒ０というＭＯＶＥ命令に
相当し、Ｒ０データーＲ，データとなるので、Ｒ，デー
タを直接アドレス計算に使用できる。そのため、ＥＸサ
イクルおよびＡＣサイクルが同一のタイミングで並行し
て実行され、Ｒ，データはソースデータバス２ａを通し
て命令処理ユニット１に入力されるともに、同時に第２
のソースデータバス２１を通してアドレス計算ユニット
６にも入力される。そして命令処理ユニット１のデータ
はりシルトデータバス２ｂに出力され、アドレス計算ユ
ニット６のデータはアドレスリゾルトバス５に出力され
る。これにより、アドレス計算ユニット６は待ち状態と
なることがなく、全体として処理能力が向上する。

次に、上記原理に基づく本発明の具体的実施例を第３〜
６図を用いて説明する。第３図は本発明に係るデータ処
理装置の構成を示す図であり、この図において、従来例
と同一構成部分には同一番号を付してその説明を省略す
る。

本実施例では命令処理ユニット１に対して２バス入力力
式が採用されており、データバスバッファ７ａからのデ
ータはソースデータバス３１およびディスティネーショ
ンデータバス３２を通して命令処理ユニット１に入力さ
れる。また、ソースデータバス３１には第２のソースデ
ータバス３３が途中で分岐しており、第２のソースデー
タバス３３を通してソースデータバス３１上のソースデ
ータが直接にアドレス計算ユニット６に入力できるよう
になっている。このように、ソースデータバス３１を分
岐させているのは、ＭＯＶＥ命令は必ずソースデータを
ディスティネーションオペランドに転送する形であるの
で、ディスティネーションデータハス３２からアドレス
計算ユニット６ヘデータを入力する必要はないからであ
る。なお、３４はアドレスソースハス、３５はリゾルト
データバス、３６はリヅルトエクステンドバス、３７は
アドレスリゾルトバスである。

また、３８は制御回路であり、制御回路３８は前述した
本発明の原理説明と同様にＭＯＶＥ系命令のときソース
データバス３１上のデータを第２のソースデータバス３
３を通して直接、アドレス計算ユニット６に入力するよ
うにアドレス計算ユニット６の作動を制御し、それ以外
のときは従来同様にアドレス計算ユニット６を待ち状態
に制御する。

ここで、制御回路３８の具体的回路の一部は第４図のよ
うに示される。第４図において、４１ａ〜４４ａは各サ
イクル（ＤＣＳＡＣ，ＭＬ　ＥＸのこと）の入力レジス
タ、４１ｂ〜４４ｂは各サイクルの出力レジスタであり
、ＤＣサイクルの出力レジスタの出力は読み出しレジス
タとしてその番号が一致検出回路５０に入力され、Ｍｌ
サイクルの出力レジスタは書込みレジスタとしてその番
号が一致検出回路５０に入力される。−数構出回路５０
は入力された２つのレジスタ番号を比較し、一致してい
るとき“Ｈ”信号をアンドゲート５１．５２に出力する
。

これは、アドレス計算ユニット６にデータを入力するタ
イミングと、命令処理ユニ７ト１によるデータを入力す
るタイミングとが一致したか否かを判別することに相当
する。アンドゲート５１にはさらにインバータ５３を介
して正論理のＭＯＶＥ命令が入力され、アンドゲート５
２には該ＭｏＶＥ命令がそのまま入力されている。アン
ドゲート５２は一致検出回路５０により一致が判定され
たタイミングとＭＯＶＥ命令が出力されるタイミングと
が一致したとき制御回路３８がアドレス計算ユニット６
に直接データを入力するようにアドレス計算ユニット６
を制御するための信号を出力する。一方、上記両者のタ
イミングが一致しないときはアドレス計算ユニット６を
待ち状態に制御する信号を出力する。

次に、作用を説明する。

Ｍ旦茎旦命皇 第５図はＭＯＶＥ命令のときのタイムチャートである。

ＥＸサイクルへの指示がＭＯＶＥ命令であるとき、ＭＯ
ＶＥ命令では入力データと出力データが同一となって加
工されない。したがって、ＥＸサイクルとＡＣサイクル
とは同一タイミングで並列して実行可能なことは前述し
た発明の原理説明で述べた通りである。

そこで本実施例では、アドレス計算ユニット６にデータ
を入力するタイミングと、命令処理ユニット１にデータ
を入力するタイミングの一致を一致検出回路５０によっ
て検出し、かつこれがＭＯＶＥ命令であることをアンド
ゲート５２によって判別すると、制御回路３８からアド
レス計算ユニット６に第２のソースデータバス３３を通
してソースデータバス３１のデータを取り込むように指
示され、データの転送が行われる。すなわち、第５図に
示すようにＥＸサイクルとＡＣサイクルが同時に並列し
て実行され、実行後は、命令処理ユニット１のデータは
りシルトデータバス３５に出力され、アドレス計算ユニ
ット６のデータはアドレスリゾルトバス３７に出力され
る。このため、アドレス計算ユニット６は全く待ち状態
となることがなく、全体として処理能力の向上を図るこ
とができる。

ＭＯＶＥ介入゛介入色゛ 第６図はＭＯＶＢ命令以外のときのタイムチャートであ
る。この図において、ＥＸサイクルへの指示はＭ　ＯＶ
　Ｅ命令以外であり、この場合は命令処理ユニット１に
よりデータが加工されるので、結局、制御回路５０から
待ち状態の制御指示がアドレス計算ユニット６に出力さ
れる。そのため、まず命令処理ユニットｌによりＥＸサ
イクルが実行され、このときアドレス計算ユニット６は
待ち状態（ＡＣＷ）に制御される。そして、ＥＸサイク
ルの後にアドレス計算ユニット６によるＡＣサイクルが
実行される。したがって、ＭＯＶＥ命令以外では従来と
同様に待ち状態が発生することになるが、前述したＭＯ
ＶＥ命令の方が使用頻度が非常に高いため、プログラム
全体で見た待ち状態は本実施例の場合、格段と減少し、
処理能力が大きく向上する。

〔発明の効果］ 本発明によれば、ＭＯＶＥ系命令の場合、並列で動作し
ているサイクルが同一のデータ資源をアクセスしようと
するときであっても、待ち状態を解消することができ、
全体の処理能力を向上させることができる。

【図面の簡単な説明】

第１．２図は本発明の原理説明図であり、第１図はその
構成図、 第２図はそのタイムチャート、 第３〜６図は本発明に係るデータ処理装置の一実施例を
示す図であり、 第３図はその構成図、 第４図はその制御回路のブロック図、 第５図はそのＭＯＶＥ命令のときのタイムチャート、 第６図はそのＭＯＶＥ命令以外のときのタイムチャート
、 第７〜９図は従来のデータ処理装置を示す図であり、 第７図はその構成図、 第８図はそのパイプライン処理のタイムチャート、 第９図はその待ち状態発生時のデータの流れを示す概念
図である。 ２１． ２２． ３３・・・・・・第２のソースデータバスデータバス）
、 ３８・・・・・・制御回路。 （第２の １・・・・・・命令処理ユニット、 ２ａ、３１・・・・・・ソースデータバス、２ｂ、３５
・・・・・・リゾルトデータバス、３・・・・・・レジ
スタファイル（レジスタ群）４．３４・・・・・・アド
レスソースハス、５．３７・・・・・・アドレスリゾル
トバス、６・・・・・・アドレス計算ユニット、ｊＸサ
イクル への指示 ＣＯ）？−１＋Ｒｈ　＋：ＧＥ’１４！Ｃ 本発明の詳細な説明するタイムチャート第２図 第 図 一実施例の構成図 第３図 Ｅ×サイクルへの指示　史了ヱ】区区＝：二＝＝）へＣ
サイクルへのｌ旨示 Ｅ× 一実施最のＭ　ＯＶ　Ｅ命令のときのタイムチャート第
５図 き　　　　　似＝ぐ １　　　　ニド← ト＝ 旨９６ ≦≦ 従来のデータ処理装置の構成図 第７図

Claims (1)

1. 【特許請求の範囲】 アドレス計算ユニットと、アドレス計算ユニットの作動
   を制御する制御回路と、命令処理ユニットと、データを
   格納するレジスタ群とを有し、アドレス計算ユニットと
   命令処理ユニットが並列に同時に動作し得るデータ処理
   装置において、前記命令処理ユニットに入力データを供
   給するバスから分岐して、アドレス計算ユニットにデー
   タを入力可能な第２のデータバスを設け、 前記制御回路は、命令処理ユニットによる命令処理の結
   果により書き換えられるレジスタと、アドレス計算ユニ
   ットに入力するデータを格納するレジスタとが一致し、 かつ該命令処理が入力データと出力データが同一となる
   場合であって、アドレス計算ユニットにデータを入力す
   るタイミングと、命令処理ユニットにデータを入力する
   タイミングが一致したとき、前記第２のデータバスを通
   してアドレス計算ユニットにデータを入力するように制
   御することを特徴とするデータ処理装置。