JPH02181929A - バイポーラ型半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、高ｍ積、高速動作を可能とするバイポーラ
型半導体集積回路装置の製造方法に関するものである。

（従来の技術） 半導体集積回路装置の用途として特に高速動作性を必要
とする分野では、一般にＥＣＬ／ＣＭＬ系のバイポーラ
型半導体集積回路装置が用いられている。ＥＣＬ／ＣＭ
Ｌ系回路においては、消費電力。

論理振幅を一定とした場合、回路を構成する素子、配線
の寄生容量およびトランジスタのベース抵抗、電流利得
帯域幅積によって動作速度が決定される。

このうち、寄生容量の低減には、特に動作速度への寄与
が大きいトランジスタのベース・コレクタ間の接合容量
を低減することが必要であ秒、このためには、多結晶シ
リコンを用いてベース電極を素子領域の外部に引き出し
、ベース面積を縮小することが有効である。また、多結
晶シリコン抵抗および金属配線を厚い分離酸化膜上に形
成して、これらの寄生容量を低減する方法が一般に採用
されている。

一方、ベース抵抗の低減には、不活性ベース層を低抵抗
化して可能な限りエミッタに近接させると共に、エミッ
タを細くしてエミッタ直下の活性ベース層の抵抗を減少
させることが必要である。

又、利得帯域幅積の向上には、エミッタおよびベース接
合を浅接合化すると共に、コレクタのエピタキシャル層
を薄くすることが有効である。

これらの事項を実現することを目的として提案された従
来技術として゛、特開昭６３−２６１７４６号公報に開
示された製造方法を説明する。

第２図（５）〜（Ｆｌは上記製造方法を説明するための
図であり、ベース抵抗の低減のためにエミッタの両側に
ベース電極を設けたダブルベース構造のトランジスタの
断面を工程を追って示したものである。

第２図（５）は、素子分離倹約３０００Ａ４の多結晶シ
リコンを形成し、表面を２００人程人程化（図示せず）
したのち、１０００〜２０００人厚の窒化膜をベース電
極及びコレクク電極を形成する部分に選択的に形成した
状態を示し、２０１はＰ型シリコン基板、２０２は該シ
リコン基板２０１に形成されたＮ＋型埋込拡散層、２０
３は埋込拡散層２０２上に形成されたＮ型エピタキシャ
ル層、２０４はシリコン基板２０１および埋込拡散層２
０２上に形成した素子分離酸化膜、２０５はエピタキシ
ャル層２０３および素子分離酸化１１！Ｊ２０４上に形
成した多結晶シリコン、２０６は多結晶シリコン２０５
上に形成した窒化膜である。

次に、第２図（Ｂ）に示すように多結晶シリコン２０５
を選択酸化し、多結晶シリコン２０５ａ。

２０５ｂ、２０５ｃを形成する。２０７は多結晶シリコ
ン２０５の酸化膜である。

次に、コレクタ電極多結晶シリコン２０５Ｃに燐をイオ
ン注入し、熱処理を行って第２図（Ｃ）に示すようにコ
レクタ抵抗低減用Ｎ＋型領域２０８を形成する。その後
、ベース電極多結晶シリコン２０５ａ、２０５ｂに窒化
膜２０６を介して硼素を１〜５　Ｘ　１０”ｏｎ−’程
度イオン注入により導入し、９００℃程度の温度でアニ
ールを行って該ベース電極多結晶シリコン２０５ａ、２
０５ｂ中の硼素濃度を均一化する。次いで、多結晶シリ
コン酸化膜２０７のエミッタ形成領域部分２０７ａ　（
第２図（へ）に示す）を選択的に除去し、それにより露
出したシリコン面を酸化して２００人厚程度の内壁酸化
膜２０９を形成する。この時、同時に多結晶シリコン２
０５ａ、２０５ｂからの拡散によりビ型の不活性ベース
２１０が形成される。

次に、前記多結晶シリコン酸化膜２０７のエミッタ形成
領域部分２０７ａを除去した部分（以下酸化膜除去部分
という）を通してＢＦ２を１〜５Ｘ１０　”ｃｍ−２程
度イオン注入して、第２図口に示すように活性ベース２
１１を形成したのち、全面に膜厚１０００人程度０酸化
ｉ（図示せず）と、第２図（Ｄ＋に示す膜厚２０００人
程度０多結晶シリコン２１２をＣＶＤで形成する。

次に、反応性イオンエツチングを用いて多結晶シリコン
２１２、図示しないＣＶＤ酸化膜および内壁酸化膜２０
９のエツチングを行い、第２図（５）のようにエミッタ
形成用の開口を行う。この時、多結晶シリコン２１２と
図示しないＣＶＤ酸化膜および内壁酸化膜２０９は、前
記酸化膜除去部分の側壁部においては残り、したがって
酸化膜除去部分の開口部よりも狭いエミッタ形成用の開
口がセルファラインで開口される。又、同時に同第２図
（５）に示すようにコレクタ電極多結晶シリコン２０５
ｃが露出する。

次に、全面に膜厚３０００人程度０多結晶シリコン２１
３を堆積し、表面を２００人程人程化（図示せず）した
のち、多結晶シリコン２１３に砒素を１０　”ａｍ−２
程度イオン注入する。続いて、図示しない前記酸化膜、
多結晶シリコン２１３および窒化膜２０６をエツチング
し、多結晶シリコン２１３を、第２図（５）に示すごと
く、前記開口を形成したエミッタ形成領域およＶ゛コレ
クタ電極多結晶シリコン２０５ｃ上に残す。その後、熱
処理により、エミッタ形成領域に残存した多結晶シリコ
ン２１３からの不純物拡散で活性ベース２１１中にエミ
ッタ２１４を形成する。

次に、多結晶シリ：Ｉ　ン２０５　ａ　、　２０５　ｂ
　、　２１３表面の薄い酸化膜を除去後、白金を蒸着し
熱処理を行うことにより、それら多結晶シリコン２０５
ａ　。

２０５ｂ、２１３の表面に白金シリサイド２１５を形成
する。ここで、抵抗上などシリサイド化しない部分には
上記薄い酸化膜を残しておく。酸化膜があれば、白金は
未反応のまま残り、この未反応白金は王水によって除去
できろ。

その後、同第２図（ト）のように全面にＣＶＤ酸化膜２
１６を堆積し、コンタクトホールを開口し、金属電極配
線２１７を形成することにより、素子形成を終了する。

（発明が解決しようとする課題） しかしながら、上記のような従来の製造方法では、素子
特性の改善に関して以下に述べる問題点を有していた。

先ず、第１に低消費電力域での性能改善がなされていな
いことが挙げられる。一般にトランジスタの消費電力に
より、各寄生容量の動作速度に対する影響が異なること
は、衆知の通りである。ベース・コレクタ間接合容量は
高消費電力域で動作速度に影響を与え、コレクタ・基板
間接合容量は低消費電力域で動作速度に重大な影響を与
えろ。

上記製造方法は、ベース・コレクタ間接合容量の低減を
実現するものであり、高消費電力域での動作速度の改善
を図っている。現在トランジスタは微細化が進むと同時
に集積度が向上しており、トランジスタからの発熱が問
題となっている。したがって、低消費電力域での動作速
度を改善することが実用上必要不可欠であるが、上記製
造方法では、低消費電力域での動作速度の改善がなされ
ていなかった。

第２に、上記製造方法では、ベース・コレクタ接合から
コレクタ？Ｈ１ｌｉ取出し部までの距離が長いためにコ
レクタ抵抗が大きい問題点がある。このコレクタ抵抗に
より、電流利得帯域幅積の向上が妨げられていた。

この発明は、以上述べたように従来の製造方法によると
、トランジスタの動作性能が高消費電力域のみで向上し
ており、トランジスタからの発熱を考慮しなければなら
ないことによって集積度の向上が妨げられるという第１
の問題点を解決し、さらに電流利得帯域幅積の向上が大
きなコレクタ抵抗により阻害されているという第２の問
題点をも解決して、より高性能なトランジスタを実現す
るバイポーラ型半導体集積回路装置の製造方法を提供す
ることを目的とする。

（課題を解決するための手段） この発明では、第１導電型半導体基板上に金属パターン
を形成した後、この金属パターンおよび半導体基板上を
覆うように絶縁膜を形成し、その上に支持体層を形成し
、その後、前記半導体基板を裏面側から削り所定の厚さ
とした後、半導体基板を選択酸化して、前記金属パター
ンを通して電気的に接続されろ第１の基板領域および第
２の基板領域を形成し、第１の基板領域にはベース領域
。

エミッタ領域を形成し、第２の基板領域には前記金属パ
ターンに達する溝を形成して、該溝をコレクタ引出し用
の金属で埋めろものである。

（作　　用） 上記製造方法によれば、従来シリコン基板と接触してい
たコレクタ部分、すなわち、第１．第２の基板領域と金
属パターンが絶縁膜で囲まれるため、コレクタ・基板間
接合容量は無視できるまで低減されろ。また、金属パタ
ーンが埋込みコレクタであり、この埋込みコレクタに金
属を用いたこと、さらにはコレクタの引出しが金属で行
われていることにより、コレクタ抵抗も大幅に低減され
ろ。

（実施例） 以下この発明の一実施例を図面を参照して説明する。第
１図囚〜回は、この発明の一実施例の工程断面図である
。

まず、第１図囚に示すように、Ｎ−型シリコン基板１０
１上の全面に高融点金属（例えばＷ、Ｍｏ。

Ｔａ等）１０２をスパッタ法又はＣＶＤ法により約３０
００人厚に堆積させる。

次に、図示しないレジストをマスクに高融点金属１０２
の異方性エツチングを行い、第１図（ハ）に示すように
高融点金属パターン１０２ａを形成する。この高融点金
属パターン１０２ａは埋込層、言い換えれば埋込みコレ
クタとして作用するものであり、以下金属埋込層と呼ぶ
。

次に、金属埋込層１０２ａおよび基板１０１上の全面を
覆うように第１図（Ｃ）に示すようにＣＶＤ酸化膜１０
３を２０００〜３０００人厚に形成し、さらにその上に
支持体層として多結晶シリコン１０４を約４００〜５０
０μｍ厚に堆積させる。

次に、多結晶シリコン１０４を基準面として、籾電体分
難技術で広く用いられているポリッシングまたは化学エ
ツチングによりＮ−型シリコン基板１０１を裏面より削
り、第１図（至）に示すようにＮ−型シリコン基板１０
１を所望の厚さとする。

次に、Ｎ−型シリコン基板１０１を選択酸化することに
より、該基板１０１を第１図（ト）に示すように第１の
に領域１０５．第２のＮ−領域１０６および素子分離酸
化膜１０７の領域に分ける。ここで、基板部がそのまま
残った第１のＮ−領域１０５と第２ＯＮ−領域１０６は
、金属埋込層１０２ａを通して電気的に接続されるよう
に形成される。

その後、第１．第２のＮ−領域１０５，１０６および素
子分離酸化膜１０７上の全面に同第１図（６）に示すよ
うに約３０００人厚の多結晶シリコン１０８を形成する
。その後、該多結晶シリコン１０８の表面を２００人程
度量化してポリシリコンバッド酸化膜１０９を形成し、
さらにその上に１０００〜２０００人厚の窒化膜１１０
を形成したのち、この窒化膜１１０とパッド酸化膜１０
９を第１図（６）に示すように、ベース電極を形成する
部分のみに、レジスト（図示せず）をマスクとするエツ
チングによって残す。

次に、窒化膜１１０をマスクとして第１図（５）に示す
ように多結晶シリコン１０８を選択酸化することにより
、窒化１［１１１０下の残存多結晶シリコン１０８から
なるベース電極多結晶シリコン１０８ａ。

１０８ｂを形成する。ここで、ベース電極多結晶シリコ
：／　１０８ａ、　１０８ｂは、第１のＮ−領域１０５
の両側部上から素子分離酸化膜１０７上に引出されろよ
うに形成される。１１１は多結晶シリコン１０８から変
換された酸化膜である。

次ニ、ヘ−ｘ　ｌＲ１％　多結晶シリ：ｌ　ン１０８ａ
、　１０８ｂに窒化膜１１０を介して硼素を１〜５　Ｘ
　１０　”ａｎ−２程度イオン注入により導入し、９０
０上程度の温度でアニールを行うことによりベース電極
多結晶シリコン１０８ｍ、　１０８ｂ中の硼素濃度を均
一化する。

次いで、そのベース電極多結晶シリコン１０８ｍ。

１０８ｂ相互間のエミッタ形成領域部分の前記多結晶シ
リコン酸化膜（特に符号１１１ａを付す）を第１図（６
）に示すように選択的に除去する。そして、この酸化膜
除去により露出した第１のＮ−領域１０５表面およびゲ
ート電極多結晶シリコン１０８　ｍ、　１０８　ｂ端面
を酸化して、そこに膜厚２００人程度量内壁酸化膜１１
２を形成する。この時、ゲート電極多結晶シリコン１０
８ｍ、　１０８ｂから第１のＮ−領域１０５に硼素が拡
散し、Ｐ＋型の不活性ベース１１３が第１のＮ−領域１
０５内に形成されろ。なお、この拡散の熱処理を前記酸
化工程と別工程とすることもできる。

次に、前記酸化膜除去部を通してＢＦ２を１〜５ｘ１０
　”ａｍ−”程度、第１のＮ−領域１０５内にイオン注
入して、第１図四に示すように活性ベース１１４を第１
のＮ−領域１０５内に形成したのち、全面に膜厚１００
０人程度０酸化膜（図示せず）と膜厚２０００人程度０
多結晶シリコン１１５をＣＶＤで同第１図顛のように形
成する。

次に、反応性イオンエツチングを用いて多結晶シリコン
１１５をエツチングし、さらに図示しないＣＶＤ酸化膜
、内壁酸化ｙ１１２をエツチングする。すると、第１図
１１１に示すように、多結晶シリコン１１５と図示しな
いＣＶＤ酸化膜および内壁酸化Ｍ１１２は、前記酸化膜
除去部の側壁部においては残り、したがって、前記酸化
膜除去部による開口よりも狭いエミッタ形成用の開口１
１６がセルファラインで形成される。

次に、第１図（Ｊ）に示すように全面に膜厚３０００人
程度０多結晶シリコン１１７を堆積し、表面を２００人
程度量化（図示せず）したのち砒素を１０　”ａｎ−’
程度イオン注入する。

次に、図示しないレジストをマスクとして酸化ｌＩ！ｌ
！！（図示せず）、多結晶シリコン１１７．窒化膜１１
０をエツチングすることにより、第１図囚に示すように
多結晶シリコン１１７を、前記開口１１６を形成したエ
ミッタ形成領域に残す。その後、露出している多結晶シ
リコン１１７の側壁を２００人程度量化する。これによ
り、多結晶シリコン１１７の表面はすべてマスク酸化膜
１１８で覆われる。

次に、図示しないレジストをマスクとして、反応性イオ
ンエツチングを用いて、多結晶シリコン酸化膜１１１お
よび第２のＮ−領域１０６に第１図υに示すように金属
埋込層１０２ｍに到達するごとく溝１１９を形成する。

次に、その溝１１９に、選択ＣＶＤ法によって第１図Ｍ
に示すように高融点金＠（例えばＷ、Ｍｏ。

Ｔａ等）を埋込み、金属埋込層１０２ａに接続されたコ
レクタ引出し金ｍ領域１２０を形成する。

その後、熱処理を行って、前記領域１２０および金属埋
込１＠　１０２　ｍの高融点金属と第１．第２のＮ−領
域１０５，１０６のシリコンとの密着性を高めろ。この
時、エミッタ形成領域の多結晶シリコン１１７からの砒
素の拡散で同第１図Ｍに示すように活性ベース１１４中
にエミッタ１２１が同時に形成される。

次に、多結晶シリ：＋：ｚ１０８ａ、１０８ｂ、１１７
の表面の薄い酸化膜１０９，１１８を除去後、白金蒸着
と熱処理によって、第１図Ｎに示すように多結晶シリ：
Ｉ　ン１０８ａ、１０８ｂ、１１７の露出表面に白金シ
リサイド１２２を形成する。この時、抵抗上などのシリ
サイド化を行わない部分には上記薄い酸化膜を残してお
く。酸化膜があれば、白金はシリサイド化せず未反応の
まま残り、この未反応白金は王水によって除去できる。

その後、同第１図Ｎに示すように全面にＣＶＤ酸化膜１
２３を堆積した後、第１図回に示すようにコンタクトホ
ール１２４を開口し、金属電極配線１２５の形成を行う
ことにより、素子形成を終了する。

（発明の効果） 以上詳細に説明したように、この発明の製造方法によれ
ば、従来シリコン基板と接触していたコレクタ部分、す
なわち第１．第２の基板領域と金属パターンを絶縁膜で
囲むようにしたので、コレクタ・基板間接合容量を無視
できるまで低減することができる。したがって、低消費
電力域でのトランジスタの動作速度の大幅な向上を図る
ことができ、発熱を最小限に抑えることができ、パッケ
ージなどに放熱のための特別な工夫を必要としなくなり
、大幅なコスト・ダウンが期待できる。また、発熱を最
小限に抑えられることにより、より微細化、より高集積
化が可能となる。

また、この発明によれば、埋込みコレクタおよびコレク
タの引き出しに金属を１いろことにより、コレクタ抵抗
を大幅に低減できる。したがって、電流利得帯域幅積を
改善することができ、トランジスタの動作速度のさらな
る向上を図ることができろ。

【図面の簡単な説明】

第１図はこの発明のバイポーラ型半導体集積回路装置の
一実施例を示す工程断面図、第２図は従来のバイポーラ
型半導体集積回路装置の製造方法を示す工程断面図であ
る。 １０１・・・Ｎ−型シリコン基板、１０２・・・高融点
金属、１０２ａ・・・高融点金属パターン（金属埋込ｆ
ｌ）　、１０３−ＣＶＤＩＩＩ化膜、１０４・・多結晶
シリコン、１０５，１０６・・第１．第２のＮ−領域、
１１３・・・不活性ベース、１１４・・・活性ベース、
１１９・・・溝、１２０・・・コレクタ引出し金属領域
、１２１・・・エミッタ。 第 図 卆光朗−芙費別の工柱能面謁 第１図 交釆衣活の工毬鮒１図 従来乞訃工捏軒面図 第２図

Claims (1)

1. 【特許請求の範囲】 （ａ）第１導電型半導体基板上に金属パターンを形成し
   た後、この金属パターンおよび半導体基板上を覆うよう
   に絶縁膜を形成し、その上に支持体層を形成する工程と
   、 （ｂ）その後、前記半導体基板を裏面側から削り所定の
   厚さとする工程と、 （ｃ）その後、半導体基板を選択酸化して、前記金属パ
   ターンを通して電気的に接続される第１の基板領域およ
   び第２の基板領域を形成する工程と、（ｄ）その後、第
   １の基板領域にベース領域、エミッタ領域を形成し、か
   つ第２の基板領域には前記金属パターンに達する溝を形
   成して、該溝をコレクタ引出し用の金属で埋める工程と
   を具備してなるバイポーラ型半導体集積回路装置の製造
   方法。