JPH03225833A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、バイポーラ型半導体素子において、分離酸
化膜に対して、不活性ベース、活性ベース、エミッタを
自己整合的に形成できるようにした半導体装置の製造方
法に関するものである。

（従来の技術） 半導体集積回路装置の用途として特に高速動作性を必要
とする分野では、一般にＥＣＬ／ＣＭＬ（Ｅｍｉｔｔｅ
ｒ　　Ｃｏｕｐｌｅｄ　　Ｌｏｇｉｃ）／　（Ｃｕｒｒ
ｅｆｌｔ　　Ｍｏｄｅ　　Ｌｏｇｉｃ）系のバイポーラ
型半導体集積回路装置が用いられている。

ＥＣＬ／ＣＭＬ系回路におい子回路消費電力、論理振幅
を一定とした場合、回路を構成する素子、配線の寄生容
量およびトランジスタのベース抵抗、利得帯域幅積によ
って動作速度が決定される。

このうち、寄生容量の低減には、特に動作速度への寄与
が大きいトランジスタのベース・コレクタ間の接合容量
を低減することが必要であり、このためには、多結晶シ
リコンを用いて、ベース電極を素子領域の外部に引き出
し、ベース面積を縮小することが有効である。

また、多結晶シリコン抵抗および金属配線を厚い分離酸
化膜上に形成して、これらの寄生容量を低減する方法が
一般に採用されている。

一方、ベース抵抗の低減には、不活性ベース層を低抵抗
化して可能な限りエミッタに近接させるとともに、エミ
ッタを細くしてエミッタ直下の活性ベース層の抵抗を減
少させることが必要である。

また、利得帯域幅積の向上には、エミッタおよびベース
接合を浅接合化するとともに、コレクタのエピタキシャ
ル層を薄くすることが有効である。

これらの事項を実現することを目的として提案された従
来技術として、特願昭６２−０９５３５８号に記載され
た製造方法を説明する。

第２図（Ａ）〜（Ｆ）は上記技術の工程断面図である。

また、第３図（ａ）　〜（ｆ）は第２図（Ｃ）　〜（Ｆ
）の間の工程を詳細に説明するためのベースおよびエミ
ッタ領域周辺の拡大図である。

なお、第２図では、図面が煩雑になるのを避けるため、
一部の膜が省略されている。

第２図（Ａ）　　は素子分離後約３０００人の多結晶シ
リコンを形成し、表面を２００人程炭酸化（図示せず）
したのち、１０００〜２０００人の窒化膜をベース電極
およびコレクタ電極を形成する部分に選択的に形成した
状態を示し、２０１はＰ−型シリコン基板、２０２はＰ
−型ンリコン基板２０１上に形成されたＮ゛型埋込拡散
層、２０３は埋込拡散層２０２上に形成されたＮ−型エ
ピタキシャル層、２０４はシリコン基板２０１および埋
込拡散層２０２上に形成した素子分Ｈ＃化膜、２０６は
エピタキシャル層２０３および素子分離酸化膜２０４上
に形成した多結晶シリコン、２０７は多結晶シリコン２
０６上に形成した窒化膜である。

次に、第２図（Ｂ）に示すように、多結晶シリコン２０
６を選択酸化し、ベース電極多結晶シリコン２０６ａ、
２０６ｃ、コレクタ電極多結晶シリコン２０６ｄを形成
する。２０９は多結晶シリコン２０６を酸化した多結晶
シリコン酸化膜である。

次に、コレクタ電極上の窒化膜２０７を選択的に除去し
、コレクタ電極多結晶シリコン２０６ｄに燐をイオン注
入し、熱処理を行って、コレクタ抵抗低減用Ｎ°型領域
２０５を形成する。

その後、第２１１Ｄ（Ｃ）、第３図（ａ）に示すように
、ベース電極多結晶シリコン２０６ａ、２０６ｃに窒化
膜２０７を介して硼素を１〜５Ｘ１０”ｃｍ−”程度の
イオン注入を行い、９００°Ｃ程度の温度でアニールを
行って、ベース電極多結晶シリコン２０６　ａ。

２０６Ｃ中の硼素濃度を均一化する。

次イで、多結晶シリコン酸化Ｉ！１２０９のエミッタ形
成領域２０９ｂを選択的に除去し、内壁を酸化して２０
０人程０の内壁酸化膜２１４を形成する。

さらに、ベース電極多結晶シリコン２０６ａ。

２０６ｃからの拡散によりＰ゛型の不活性ヘース２１０
が形成される。

次に、ＢＦｚを１〜５　ＸＩＯ”ＣＩ−冨程度イオン注
入して活性ベース２１１を形成したのち、第２図（Ｄ）
および第３図（ロ）に示すように全面にｔｏｏｏ人程度
の酸化膜２１５と２０００人程度０多結晶シリコン２１
６をＣＶＤで形成する。なお、第２図（Ｄ）ではＣＶＤ
酸化ｌＩ！２１５は省略されている。

次に、反応性イオンエツチングを用いて多結晶シリコン
２１６をエツチングし、さらに内壁酸化膜２１４、酸化
膜２１５のエツチングを行い、第２図（Ｅ）、第３図（
ｅ）のようにエミッタの開口を行う。

多結晶シリコン２１６とＣＶＤ酸化膜２１５は第３図（
Ｃ）のように側壁のみに残り、窒化膜２０７の開口部よ
りも狭いエミッタがセルファラインで開口される。

また、同時に第２図（Ｅ）のように、コレクタ電橋多結
晶シリコン２０６ｄが露出する。

次に、第３図（ｄ）に示すように、全面に３０００人程
度０多結晶シリコン２１７を堆積し、表面を２００人程
皮酸化して、酸化膜２１８を形成したのち、砒素を１０
　”　ｃｍ　−”程度イオン注入する。

次に、第３図（ｅ）に示すように、酸化膜２１８、多結
晶シリコン２１７、窒化膜２０７をエツチングし、熱処
理により多結晶シリコン２１７からの拡散で活性ベース
２１１中にエミッタ２１２を形成する。

次に、第３図げ）に示すように、ベース電極多結晶シリ
コン２０６ａ、２０６ｃ、多結晶シリコン２１７の表面
の薄い酸化膜を除去後、白金を蒸着し熱処理を行って、
ベース電極多結晶シリコン２０６ａ、２０６ｃおよび多
結晶シリコン２１７の表面に白金シリサイド２１９を形
成する。

抵抗上などシリサイド化しない部分には、上記薄い酸化
膜を残しておく、酸化膜上に未反応のまま残った白金は
王水によって除去する。その後、全面にＣＶＤ酸化膜２
２０を堆積する。

最後に、第２図（Ｆ）のように、コンタクトホールを開
口し、金属電極配線２１３の形成を行う。

以上のように、上記技術の製造方法によれば、多結晶シ
リコンの選択酸化領域にエミッタ２１２を形成し、この
酸化領域に隣接する残存多結晶シリコンからの拡散によ
り高濃度不活性ベース２１０を形成するので、高濃度不
活性ベース２１０とエミッタ２１２との間隔を著しく縮
小することができ、また最小設計寸法よりも幅の狭いエ
ミッタを容易に形成することができ、さらにベース電橋
を素子領域の外部に引き出す多結晶シリコンの表面はエ
ミッタの近傍までシリサイド化により低抵抗化されてい
るため、ベース抵抗が著しく低減される。

また、ベース領域全体の幅は、最小設計寸法の３倍でよ
いため、ベース・コレクタ接合容量を低減することがで
きるとともに、エミッタ接合の殆どすべてが低濃度の活
性ベース２１１との接合であり、エミツタ幅の縮小と相
まってエミッタ・ベース接合容量も減少される。

さらに、最大接合深さを０．３　ｎ以下にすることがで
きるので、Ｎ−型エピタキシャル層２０３を１μまたは
それ以下に薄膜化することができ、キャリアのコレクタ
空乏層走行時間が短縮する。

また、上述の接合容量の減少により、コレクタ時定数、
エミッタ時定数が短縮し、これらにより利得帯域幅積を
向上させることができる。

加えて、上記のように、トランジスタのベース抵抗、寄
生容量を低減し、利得帯域幅積を向上させることができ
るので、著しい高速化を達成することができるという特
徴を有していた。

（発明が解決しようとする課題） しかしながら、上記構成の装置では、窒化膜２０７のパ
ターンと分離酸化膜２０４で囲まれたＮ−型エピタキシ
ャル層２０３の領域とが、自己整合化されていないため
、窒化膜２０７のパターン形成においては、マスク合せ
余裕を確保できるように、Ｎ−型エピタキシャル層２０
３を素子の動作上必要とする以上に、大きく形成してお
く必要があった。

したがって、上記の製造方法では、素子面積の縮小に限
界があり、特にベース・コレクタ間の容量ＣＴＣとコレ
クター基板間の容量ＣＴＳを充分に低減させることは不
可能で、高速化を達成する大きな妨げとなっていた。

また、素子面積縮小への限界が存在することは、高集積
化への障壁であり、チップサイズの縮小に限界を与える
こととなり、ウェハからのチップの収率を低下させ、コ
ストダウンできないという問題点があった。

この発明は前記従来技術が持っていた問題点のうち、窒
化膜のパターンと分離酸化膜で囲まれたエピタキシャル
層とが自己整合化されないことに起因するエピタキシャ
ル層を必要以上に大きくする必要がある点と、ベース・
コレクタ間およびコレクタ・基板間の容量を低減できな
いために高速化を阻害する点と、高集積化ができないと
いう点について解決した半導体装置の製造方法を提供す
るものである。

（課題を解決するための□手段） この発明は前記問題点を解決するために、半導体装置の
製造方法において、第１導電型を有する半導体基体の一
主面上にパターン化した第１の耐酸化性膜と中間膜の形
成徒弟１の多結晶シリコンと金属および第１の酸化シリ
コンを堆積させる工程と、中間膜上の第１の多結晶シリ
コンと金属と第１の酸化シリコンを除去したのち、中間
膜と第１の耐酸化性膜を介して開口部を形成する工程と
、この開口部に第２導電型不純物を半導体基体へ拡散す
るときもに、第１の多結晶シリコンより開口部に第２導
電型不純物を拡散し、かつこの開口部の他の部分に第１
導電型不純物を拡散する工程と、第２の多結晶シリコン
の堆積後、この第２の多結晶シリコンから第１導電型不
純物を拡散させる工程とを導入したものである。

（作　用） この発明によれば、半導体装置の製造方法において、以
上のような工程を導入したので、半導体基体上のパター
ン化した第１の耐酸化性膜と中間膜の積層膜上の第１の
多結晶シリコンと金属と第１の酸化シリコンを除去した
後、第１の耐酸化性膜と中間膜を除去することにより開
口部を形成し、この開口部に第２導電型不純物を半導体
基体へ拡散するとともに第１の多結晶シリコンから開口
部に第２Ｒ電型不純物を拡散して不活性ベースを形成し
、それ以外の開口部に第１導電型不純物を拡散して活性
ベースを形成する。

また、第２の多結晶シリコンの堆積後に開口部に第１導
電型不純物を拡散させてエミッタを形成することにより
、不活性ベースと活性ベースとエミッタを自己整合的に
形成する。したがって、前記問題点を除去できる。

（実施例） 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図は、この発明の一実施
例の工程断面図であって、バイポーラ・トランジスタを
例にとつ−て示しており、この発明に係わる重要部分で
あるベースおよびエミッタ形成の工程断面を示している
。コレクタ形成に関しては、図示しないで説明のみに留
める。

まず、第１図（ａｌに示すように、Ｐ−型半導体基板（
図示せず）にＮ゛型埋込拡散層１０１を形成し、約Ｉｎ
の厚さのＮ−型エピタキシャル層１０２を成長させる。

１１−型エピタキシャル層１０２の表面に約１００（Ｉ
Ｌの厚さの酸化膜１０３を形成し、ＣＶＤ法により、耐
酸化性膜として、約２０００人の厚さの窒化シリコン膜
１０４、中間膜として、約１００００人の厚さの酸化シ
リコン膜１０５および耐酸化性膜として、約３０００人
の厚さの窒化シリコン膜１０６を順次積層して積層膜を
形成する。

その後、公知のりソグラフィ技術を用い、分離領域とな
るべき領域を画定し、その画定した領域の窒化ンリコン
＃１０６．酸化シリコン膜１０５および窒化シリコン膜
１０４をエンチングにより除去する。

次に、第１図（ｂ）に示すように、約４０００人の厚さ
の耐酸化性膜として窒化シリコン膜を、ＣＶＤ法；こよ
り、全面に付着形成させ、異方性エツチングを用いるこ
とにより、窒化シリコン膜のサイドウオール１０７を形
成する。

次に、第１図（Ｃ）に示すように、分離領域の酸化膜１
０３を除去して、酸化膜１０３ａとした後、Ｎ−型エピ
タキシャル層１０２を約３０００人の深さにエツチング
し、約６０００人の厚さの酸化膜１０８を熱酸化により
形成し、Ｎ−型エピタキシャル層１０２を１０２ａとす
る。

次に、第１図（ｄ）に示すように、フォトレジスト（図
示せず）を塗布し、コレクタ電極を形成する部分（図示
せず）のフォトレジストを開口させ、窒化シリコン膜／
酸化シリコン膜／窒化シリコン膜の積層膜（図示せず）
を除去し、フォトレジスト除去後、さらにフォトレジス
ト（図示せず）を塗布し、ベース電極形成部のフォトレ
ジストを開口させ、ベース電極形成部の窒化シリコン膜
１０６、窒化シリコン膜のサイドウオール１０７、およ
び酸化膜１０３ａを除去するとともに、窒化シリコン膜
１０４の下の酸化膜１０３ｂとする。

このフォトレジストを除゛去後、ＣＶＤ法により約３０
００人の多結晶シリコン１０９を堆積させ、フォトレジ
ストを用いる公知のりソグラフィ技術でベース電極形成
部およびコレクタ電極形成部の多結晶シリコン１０９を
パターン形成する。

その後、フォトレジストをマスクにすることにより、ベ
ース電極形成部の多結晶シリコン１０９には、１〜５ｘ
ｌ□＋５ｃＩＩ−ｚ程度の硼素をイオン注入し、コレク
タ電極形成部の多結晶シリコン（図示せず）には、ｌＸ
ｌ０”ｅｌｌ−”程度の燐をイオン注入する。

次に、スパッタ法により金属として、約１０００人の厚
さのタンタル膜１１０を付着させ、その上にＣＶＤ法で
約２０００人の厚さの酸化シリコン膜１１１を堆積させ
る。

次に、フォトレジス）１１２を塗布し、酸素プラズマ中
に所定の時間曝すことにより、酸化シリコン膜１１１の
突出部の表面１１１ａを露出させる。

次に、酸化シリコン膜の表面１１１ａを弗酸系の湿式エ
ッチャントでエツチングし、さらにタンタル膜１１０お
よび多結晶シリコン１０９をＣＦ。

を主成分とするガス・プラズマでエツチングし、フォト
レジスト１１２を剥離して、第１図（ｅ）に示すような
形状を得る。

その後、フォトレジスト（図示せず）で、ベース電極形
成部を覆い、コレクタ電極部の酸化シリコン膜（図示せ
ず）とタンタル膜（図示せず）をエツチング除去し、こ
のフォトレジストの剥離をしておく。

次に、フォトレジスト（図示せず）を塗布し、酸素プラ
ズマを利用することにより、第１図（ｅ）で示したよう
に、酸化シリコン膜１０５の表面を露出させ、弗酸系の
湿式エッチャントに浸漬することにより、第１図（ｆ）
に示すように、酸化シリコン膜１０５を除去する。

しかる後、約８００℃の酸素雰囲気で熱処理することに
より、多結晶シリコン１０９より硼素をＮ−型エピタキ
シャル層１０２ａに拡散させ、不活性ベース１１２Ａを
形成させ、同時にコレクタ抵抗低減用Ｎ″領域（図示せ
ず）を形成させ、露出している多結晶シリコン１０９の
表面を酸化シリコン膜１１３に、露出しているタンタル
膜１１０表面を酸化タンタル膜１１４に変換させる。そ
の後、窒化シリコン膜１０４をプラズマエツチング法で
除去して、酸化膜１０３ｂの表面を露出させる。

次に、第１図（ｇ）に示すように、イオン注入法を用い
、硼素を１〜５Ｘ１０”ｃｍ−”程度Ｎ−型エビタキシ
ャル層１０２ａに注入し、約８００℃の酸素雰囲気で熱
処理し、活性ベース１１５を形成させる。

次に、第１図（ロ）に示すように、ＣＶＤ法により、約
５０００人の厚さの酸化シリコン膜を堆積させ、異方性
エツチングにより、この酸化シリコン膜と酸化シリコン
膜１０３ｂを除去し、エミッタ形成部１１６を開口する
とともに、酸化シリコン膜のサイドウオール１１７を形
成する。

次に、第１図（ｉｌに示すように、ＣＶＤ法により、約
３０００人の厚さの多結晶シリコン１１８を堆積したの
ち、表面に約２００人の酸化膜１１９を形成し、砒素を
多結晶シリコン１１８にｌ　Ｑ　”　Ｃ１ｌ　−”程度
イオン圧入する。

次に、第１図（ｊ）に示すように、酸化膜１１９および
多結晶シリコン１１８をエツチングによりパターン１１
９ａ、１１８ａを形成し、約８００℃で熱処理して、多
結晶シリコン１１８からの不純物の活性ベース１１５中
への拡散でエミッタ１２０を形成する。かくして、不活
性ベース１１２Ａ。

活性ベース１１５、エミッタ１２０が自己整合的に形成
される。

このとき、雰囲気ガスに酸素を含ませておくと、多結晶
シリコン１１８のパターン１１８ａの側壁も酸化膜１１
９ｂが形成される。

次に、第１図（ロ）に示すように、多結晶シリコン１１
８のパターン１１８ａの表面の酸化膜１１９ａ。

１１９ｂを除去し、同時にコレクタ部の多結晶シリコン
酸化膜（図示せず）も除去する。その後、約５００人の
白金を付着形成させ、５００〜６００℃の熱処理によっ
て、多結晶シリコン１１Ｂのパターン１１８ａの表面に
白金シリサイド１２１を形成する。

酸化膜１１９ｂ上で未反応のまま残った白金は王水によ
って除去する。その後、約３０００人の厚さのＣＶＤ酸
化膜１２２を堆積した後、エミッタ部の白金シリサイド
１２１、コレクタ部の白金シリサイド（図示せず）、お
よびベース電極のタンタル！［１１０の上にコンタクト
ホールを開口する。そして電極金属１２３を形成させ、
電極配線とする。かくして、半導体装置としてのバイポ
ーラ型半導体素子が製造される。

なお、上記実施例では、不活性ベース１１２Ａ上の多結
晶シリコン膜１０９に形成した金属層として、タンタル
膜１１０を形成した場合について例示したが、この金属
層は表面の酸化可能なＭなどの金属を用いても、同様の
効果を奏することができる。

（発明の効果） 以上詳細に説明したように、この発明によれば、分離酸
化膜に対し、不活性ベース、活性ベースおよびエミッタ
を自己整合で形成するようにしたので、従来例と同−設
計基準のもとにおいても、バイポーラ素子面積を大幅に
縮小することが可能となり、コレクター基板間の接合容
量Ｃ０およびベース−コレクタ間の接合容量ｅｔｃを低
減できる。

さらに、ベース電極多結晶シリコン上に金属層が形成さ
れていることから、ベース抵抗ｒ、も大幅に低減され、
これらコレクター基板間の接合容量ＣｔＳ、ベース−コ
レクタ間の接合容量ＣｔＣ、ベース抵抗ｒ１の低減は、
従来例に較べ、バイポーラ型半導体集積回路装置の低消
費電力化、高速化に対し、その寄与するところが大であ
る。

また、素子面積の縮小は、従来と同一チップサイズに対
して、大幅な高集積化の達成が期待できるなどの効果を
奏する。

【図面の簡単な説明】

第１図（ａｌないし第１図（９）はこの発明の半導体装
置の製造方法の一実施例を説明するための工程断面図、
第２図（＾）ないし第２図（Ｆ）は従来のバイポーラ型
半導体集積回路装置の製造方法を説明するための工程断
面図、第３図（ａ）ないし第３図（ｆ）は第２図（Ｃ）
ないし第２図（Ｆ）の工程を詳細に説明するためのベー
スおよびエミッタ領域周辺の拡大断面図である。 １０２ａ・・・Ｎ−型エピタキシャル層、１０Ｂ・・・
酸化膜、１１０・・・タンタル膜、１１１・・・酸化シ
リコン膜、１１２Ａ・・・不活性ベース、１１５・・・
活性ベース、１２０・・・エミッタ、１２１・・・白金
シリサイド、１２２・・・ＣＶＤ酸化膜、１２３・・・
電極。 従来の工程断面図 第２図 ２０６ｄ　、コｂクタ噛９に今を舌ム、リコン従来の工
程断面図 第２図 従来の部分詳細工程断面図 第３図

Claims (1)

1. 【特許請求の範囲】 （ａ）第１導電型を有する半導体基体の一主面上に第１
   の耐酸化性膜、中間膜、および第２の耐酸化性膜を積層
   して積層膜を形成し、この積層膜の領域を画定した後、
   第３の耐酸化性膜を堆積させ、かつ前記積層膜の側壁に
   のみこの第３の耐酸化性膜を残留させる工程と、 （ｂ）前記画定した領域の積層膜をマスクとして前記半
   導体基体の一主面を酸化膜に変換する工程と（ｃ）前記
   第２および第３の耐酸化性膜を除去し、第１の多結晶シ
   リコンと、金属および第１の酸化シリコンを堆積させる
   工程と、 （ｄ）前記中間膜の上に存在する前記第１の多結晶シリ
   コンと金属および第１の酸化シリコンの除去後前記中間
   膜と第１の耐酸化性膜を除去して開口部を形成する工程
   と、 （ｅ）前記開口部に第２導電型不純物を前記半導体基体
   へ拡散し、かつ前記第１の多結晶シリコンを介し、この
   開口部には第２導電型不純物を前記半導体基体へ拡散す
   るとともにこの開口部の他の部分に、第１導電型不純物
   を拡散させる工程と、（ｆ）前記開口部の第１の多結晶
   シリコンの側壁に第２の酸化シリコンを形成する工程と
   、 （ｇ）第２の多結晶シリコンを堆積させてこの第２の多
   結晶シリコンを介して第１導電型不純物を前記半導体基
   体へ拡散させる工程と、 よりなる半導体装置の製造方法。